1/*
2 * BIF_5_1 Register documentation
3 *
4 * Copyright (C) 2014 Advanced Micro Devices, Inc.
5 *
6 * Permission is hereby granted, free of charge, to any person obtaining a
7 * copy of this software and associated documentation files (the "Software"),
8 * to deal in the Software without restriction, including without limitation
9 * the rights to use, copy, modify, merge, publish, distribute, sublicense,
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21 * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
22 */
23
24#ifndef BIF_5_1_D_H
25#define BIF_5_1_D_H
26
27#define mmMM_INDEX 0x0
28#define mmMM_INDEX_HI 0x6
29#define mmMM_DATA 0x1
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34#define mmCONFIG_F0_BASE 0x150b
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36#define mmCONFIG_REG_APER_SIZE 0x150d
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38#define mmBIF_SCRATCH1 0x150f
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44#define mmBX_RESET_CNTL 0x1518
45#define mmINTERRUPT_CNTL 0x151a
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47#define mmBIF_DEBUG_CNTL 0x151c
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49#define mmBIF_DEBUG_OUT 0x151e
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51#define mmHDP_MEM_COHERENCY_FLUSH_CNTL 0x1520
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69#define mmSLAVE_HANG_PROTECTION_CNTL 0x1536
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73#define mmCAPTURE_HOST_BUSNUM 0x153c
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88#define mmBIF_DEVFUNCNUM_LIST1 0x14e7
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101#define mmBIF_VDDGFX_GFX2_UPPER 0x142d
102#define mmBIF_VDDGFX_GFX3_LOWER 0x142e
103#define mmBIF_VDDGFX_GFX3_UPPER 0x142f
104#define mmBIF_VDDGFX_GFX4_LOWER 0x1430
105#define mmBIF_VDDGFX_GFX4_UPPER 0x1431
106#define mmBIF_VDDGFX_GFX5_LOWER 0x1432
107#define mmBIF_VDDGFX_GFX5_UPPER 0x1433
108#define mmBIF_VDDGFX_RSV1_LOWER 0x1434
109#define mmBIF_VDDGFX_RSV1_UPPER 0x1435
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111#define mmBIF_VDDGFX_RSV2_UPPER 0x1437
112#define mmBIF_VDDGFX_RSV3_LOWER 0x1438
113#define mmBIF_VDDGFX_RSV3_UPPER 0x1439
114#define mmBIF_VDDGFX_RSV4_LOWER 0x143a
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116#define mmBIF_VDDGFX_FB_CMP 0x143c
117#define mmBIF_DOORBELL_GBLAPER1_LOWER 0x14fc
118#define mmBIF_DOORBELL_GBLAPER1_UPPER 0x14fd
119#define mmBIF_DOORBELL_GBLAPER2_LOWER 0x14fe
120#define mmBIF_DOORBELL_GBLAPER2_UPPER 0x14ff
121#define mmBIF_SMU_INDEX 0x143d
122#define mmBIF_SMU_DATA 0x143e
123#define mmIMPCTL_RESET 0x14f5
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130#define mmGARLIC_FLUSH_ADDR_START_5 0x140c
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132#define mmGARLIC_FLUSH_ADDR_START_7 0x1410
133#define mmGARLIC_FLUSH_ADDR_END_0 0x1403
134#define mmGARLIC_FLUSH_ADDR_END_1 0x1405
135#define mmGARLIC_FLUSH_ADDR_END_2 0x1407
136#define mmGARLIC_FLUSH_ADDR_END_3 0x1409
137#define mmGARLIC_FLUSH_ADDR_END_4 0x140b
138#define mmGARLIC_FLUSH_ADDR_END_5 0x140d
139#define mmGARLIC_FLUSH_ADDR_END_6 0x140f
140#define mmGARLIC_FLUSH_ADDR_END_7 0x1411
141#define mmGARLIC_FLUSH_REQ 0x1412
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143#define mmGPU_GARLIC_FLUSH_DONE 0x1414
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146#define mmGARLIC_COHE_CP_RB2_WPTR 0x1417
147#define mmGARLIC_COHE_UVD_RBC_RB_WPTR 0x1418
148#define mmGARLIC_COHE_SDMA0_GFX_RB_WPTR 0x1419
149#define mmGARLIC_COHE_SDMA1_GFX_RB_WPTR 0x141a
150#define mmGARLIC_COHE_CP_DMA_ME_COMMAND 0x141b
151#define mmGARLIC_COHE_CP_DMA_PFP_COMMAND 0x141c
152#define mmGARLIC_COHE_SAM_SAB_RBI_WPTR 0x141d
153#define mmGARLIC_COHE_SAM_SAB_RBO_WPTR 0x141e
154#define mmGARLIC_COHE_VCE_OUT_RB_WPTR 0x141f
155#define mmGARLIC_COHE_VCE_RB_WPTR2 0x1420
156#define mmGARLIC_COHE_VCE_RB_WPTR 0x1421
157#define mmGARLIC_COHE_SDMA2_GFX_RB_WPTR 0x1422
158#define mmGARLIC_COHE_SDMA3_GFX_RB_WPTR 0x1423
159#define mmGARLIC_COHE_CP_DMA_PIO_COMMAND 0x1424
160#define mmGARLIC_COHE_GARLIC_FLUSH_REQ 0x1425
161#define mmREMAP_HDP_MEM_FLUSH_CNTL 0x1426
162#define mmREMAP_HDP_REG_FLUSH_CNTL 0x1427
163#define mmBIOS_SCRATCH_0 0x5c9
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165#define mmBIOS_SCRATCH_2 0x5cb
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172#define mmBIOS_SCRATCH_9 0x5d2
173#define mmBIOS_SCRATCH_10 0x5d3
174#define mmBIOS_SCRATCH_11 0x5d4
175#define mmBIOS_SCRATCH_12 0x5d5
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177#define mmBIOS_SCRATCH_14 0x5d7
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179#define mmBIF_RB_CNTL 0x1530
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181#define mmBIF_RB_RPTR 0x1532
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183#define mmBIF_RB_WPTR_ADDR_HI 0x1534
184#define mmBIF_RB_WPTR_ADDR_LO 0x1535
185#define mmVENDOR_ID 0x0
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189#define mmREVISION_ID 0x2
190#define mmPROG_INTERFACE 0x2
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193#define mmCACHE_LINE 0x3
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196#define mmBIST 0x3
197#define mmBASE_ADDR_1 0x4
198#define mmBASE_ADDR_2 0x5
199#define mmBASE_ADDR_3 0x6
200#define mmBASE_ADDR_4 0x7
201#define mmBASE_ADDR_5 0x8
202#define mmBASE_ADDR_6 0x9
203#define mmROM_BASE_ADDR 0xc
204#define mmCAP_PTR 0xd
205#define mmINTERRUPT_LINE 0xf
206#define mmINTERRUPT_PIN 0xf
207#define mmADAPTER_ID 0xb
208#define mmMIN_GRANT 0xf
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210#define mmVENDOR_CAP_LIST 0x12
211#define mmADAPTER_ID_W 0x13
212#define mmPMI_CAP_LIST 0x14
213#define mmPMI_CAP 0x14
214#define mmPMI_STATUS_CNTL 0x15
215#define mmPCIE_CAP_LIST 0x16
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217#define mmDEVICE_CAP 0x17
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219#define mmDEVICE_STATUS 0x18
220#define mmLINK_CAP 0x19
221#define mmLINK_CNTL 0x1a
222#define mmLINK_STATUS 0x1a
223#define mmDEVICE_CAP2 0x1f
224#define mmDEVICE_CNTL2 0x20
225#define mmDEVICE_STATUS2 0x20
226#define mmLINK_CAP2 0x21
227#define mmLINK_CNTL2 0x22
228#define mmLINK_STATUS2 0x22
229#define mmMSI_CAP_LIST 0x28
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234#define mmMSI_MSG_DATA 0x2a
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259#define mmPCIE_ADV_ERR_CAP_CNTL 0x5a
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280#define mmPCIE_BAR6_CNTL 0x8c
281#define mmPCIE_PWR_BUDGET_ENH_CAP_LIST 0x90
282#define mmPCIE_PWR_BUDGET_DATA_SELECT 0x91
283#define mmPCIE_PWR_BUDGET_DATA 0x92
284#define mmPCIE_PWR_BUDGET_CAP 0x93
285#define mmPCIE_DPA_ENH_CAP_LIST 0x94
286#define mmPCIE_DPA_CAP 0x95
287#define mmPCIE_DPA_LATENCY_INDICATOR 0x96
288#define mmPCIE_DPA_STATUS 0x97
289#define mmPCIE_DPA_CNTL 0x97
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291#define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_1 0x98
292#define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_2 0x98
293#define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_3 0x98
294#define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_4 0x99
295#define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_5 0x99
296#define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_6 0x99
297#define mmPCIE_DPA_SUBSTATE_PWR_ALLOC_7 0x99
298#define mmPCIE_SECONDARY_ENH_CAP_LIST 0x9c
299#define mmPCIE_LINK_CNTL3 0x9d
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301#define mmPCIE_LANE_0_EQUALIZATION_CNTL 0x9f
302#define mmPCIE_LANE_1_EQUALIZATION_CNTL 0x9f
303#define mmPCIE_LANE_2_EQUALIZATION_CNTL 0xa0
304#define mmPCIE_LANE_3_EQUALIZATION_CNTL 0xa0
305#define mmPCIE_LANE_4_EQUALIZATION_CNTL 0xa1
306#define mmPCIE_LANE_5_EQUALIZATION_CNTL 0xa1
307#define mmPCIE_LANE_6_EQUALIZATION_CNTL 0xa2
308#define mmPCIE_LANE_7_EQUALIZATION_CNTL 0xa2
309#define mmPCIE_LANE_8_EQUALIZATION_CNTL 0xa3
310#define mmPCIE_LANE_9_EQUALIZATION_CNTL 0xa3
311#define mmPCIE_LANE_10_EQUALIZATION_CNTL 0xa4
312#define mmPCIE_LANE_11_EQUALIZATION_CNTL 0xa4
313#define mmPCIE_LANE_12_EQUALIZATION_CNTL 0xa5
314#define mmPCIE_LANE_13_EQUALIZATION_CNTL 0xa5
315#define mmPCIE_LANE_14_EQUALIZATION_CNTL 0xa6
316#define mmPCIE_LANE_15_EQUALIZATION_CNTL 0xa6
317#define mmPCIE_ACS_ENH_CAP_LIST 0xa8
318#define mmPCIE_ACS_CAP 0xa9
319#define mmPCIE_ACS_CNTL 0xa9
320#define mmPCIE_ATS_ENH_CAP_LIST 0xac
321#define mmPCIE_ATS_CAP 0xad
322#define mmPCIE_ATS_CNTL 0xad
323#define mmPCIE_PAGE_REQ_ENH_CAP_LIST 0xb0
324#define mmPCIE_PAGE_REQ_CNTL 0xb1
325#define mmPCIE_PAGE_REQ_STATUS 0xb1
326#define mmPCIE_OUTSTAND_PAGE_REQ_CAPACITY 0xb2
327#define mmPCIE_OUTSTAND_PAGE_REQ_ALLOC 0xb3
328#define mmPCIE_PASID_ENH_CAP_LIST 0xb4
329#define mmPCIE_PASID_CAP 0xb5
330#define mmPCIE_PASID_CNTL 0xb5
331#define mmPCIE_TPH_REQR_ENH_CAP_LIST 0xb8
332#define mmPCIE_TPH_REQR_CAP 0xb9
333#define mmPCIE_TPH_REQR_CNTL 0xba
334#define mmPCIE_MC_ENH_CAP_LIST 0xbc
335#define mmPCIE_MC_CAP 0xbd
336#define mmPCIE_MC_CNTL 0xbd
337#define mmPCIE_MC_ADDR0 0xbe
338#define mmPCIE_MC_ADDR1 0xbf
339#define mmPCIE_MC_RCV0 0xc0
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341#define mmPCIE_MC_BLOCK_ALL0 0xc2
342#define mmPCIE_MC_BLOCK_ALL1 0xc3
343#define mmPCIE_MC_BLOCK_UNTRANSLATED_0 0xc4
344#define mmPCIE_MC_BLOCK_UNTRANSLATED_1 0xc5
345#define mmPCIE_LTR_ENH_CAP_LIST 0xc8
346#define mmPCIE_LTR_CAP 0xc9
347#define ixMM_INDEX_IND 0x1090000
348#define ixMM_INDEX_HI_IND 0x1090006
349#define ixMM_DATA_IND 0x1090001
350#define ixBIF_MM_INDACCESS_CNTL_IND 0x1091500
351#define ixBUS_CNTL_IND 0x1091508
352#define ixCONFIG_CNTL_IND 0x1091509
353#define ixCONFIG_MEMSIZE_IND 0x109150a
354#define ixCONFIG_F0_BASE_IND 0x109150b
355#define ixCONFIG_APER_SIZE_IND 0x109150c
356#define ixCONFIG_REG_APER_SIZE_IND 0x109150d
357#define ixBIF_SCRATCH0_IND 0x109150e
358#define ixBIF_SCRATCH1_IND 0x109150f
359#define ixBX_RESET_EN_IND 0x1091514
360#define ixMM_CFGREGS_CNTL_IND 0x1091513
361#define ixHW_DEBUG_IND 0x1091515
362#define ixMASTER_CREDIT_CNTL_IND 0x1091516
363#define ixSLAVE_REQ_CREDIT_CNTL_IND 0x1091517
364#define ixBX_RESET_CNTL_IND 0x1091518
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