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2 * BIF_5_1 Register documentation
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22 */
23
24#ifndef BIF_5_1_SH_MASK_H
25#define BIF_5_1_SH_MASK_H
26
27#define MM_INDEX__MM_OFFSET_MASK 0x7fffffff
28#define MM_INDEX__MM_OFFSET__SHIFT 0x0
29#define MM_INDEX__MM_APER_MASK 0x80000000
30#define MM_INDEX__MM_APER__SHIFT 0x1f
31#define MM_INDEX_HI__MM_OFFSET_HI_MASK 0xffffffff
32#define MM_INDEX_HI__MM_OFFSET_HI__SHIFT 0x0
33#define MM_DATA__MM_DATA_MASK 0xffffffff
34#define MM_DATA__MM_DATA__SHIFT 0x0
35#define BIF_MM_INDACCESS_CNTL__MM_INDACCESS_DIS_MASK 0x2
36#define BIF_MM_INDACCESS_CNTL__MM_INDACCESS_DIS__SHIFT 0x1
37#define BUS_CNTL__BIOS_ROM_WRT_EN_MASK 0x1
38#define BUS_CNTL__BIOS_ROM_WRT_EN__SHIFT 0x0
39#define BUS_CNTL__BIOS_ROM_DIS_MASK 0x2
40#define BUS_CNTL__BIOS_ROM_DIS__SHIFT 0x1
41#define BUS_CNTL__PMI_IO_DIS_MASK 0x4
42#define BUS_CNTL__PMI_IO_DIS__SHIFT 0x2
43#define BUS_CNTL__PMI_MEM_DIS_MASK 0x8
44#define BUS_CNTL__PMI_MEM_DIS__SHIFT 0x3
45#define BUS_CNTL__PMI_BM_DIS_MASK 0x10
46#define BUS_CNTL__PMI_BM_DIS__SHIFT 0x4
47#define BUS_CNTL__PMI_INT_DIS_MASK 0x20
48#define BUS_CNTL__PMI_INT_DIS__SHIFT 0x5
49#define BUS_CNTL__VGA_REG_COHERENCY_DIS_MASK 0x40
50#define BUS_CNTL__VGA_REG_COHERENCY_DIS__SHIFT 0x6
51#define BUS_CNTL__VGA_MEM_COHERENCY_DIS_MASK 0x80
52#define BUS_CNTL__VGA_MEM_COHERENCY_DIS__SHIFT 0x7
53#define BUS_CNTL__BIF_ERR_RTR_BKPRESSURE_EN_MASK 0x100
54#define BUS_CNTL__BIF_ERR_RTR_BKPRESSURE_EN__SHIFT 0x8
55#define BUS_CNTL__SET_AZ_TC_MASK 0x1c00
56#define BUS_CNTL__SET_AZ_TC__SHIFT 0xa
57#define BUS_CNTL__SET_MC_TC_MASK 0xe000
58#define BUS_CNTL__SET_MC_TC__SHIFT 0xd
59#define BUS_CNTL__ZERO_BE_WR_EN_MASK 0x10000
60#define BUS_CNTL__ZERO_BE_WR_EN__SHIFT 0x10
61#define BUS_CNTL__ZERO_BE_RD_EN_MASK 0x20000
62#define BUS_CNTL__ZERO_BE_RD_EN__SHIFT 0x11
63#define BUS_CNTL__RD_STALL_IO_WR_MASK 0x40000
64#define BUS_CNTL__RD_STALL_IO_WR__SHIFT 0x12
65#define CONFIG_CNTL__CFG_VGA_RAM_EN_MASK 0x1
66#define CONFIG_CNTL__CFG_VGA_RAM_EN__SHIFT 0x0
67#define CONFIG_CNTL__VGA_DIS_MASK 0x2
68#define CONFIG_CNTL__VGA_DIS__SHIFT 0x1
69#define CONFIG_CNTL__GENMO_MONO_ADDRESS_B_MASK 0x4
70#define CONFIG_CNTL__GENMO_MONO_ADDRESS_B__SHIFT 0x2
71#define CONFIG_CNTL__GRPH_ADRSEL_MASK 0x18
72#define CONFIG_CNTL__GRPH_ADRSEL__SHIFT 0x3
73#define CONFIG_MEMSIZE__CONFIG_MEMSIZE_MASK 0xffffffff
74#define CONFIG_MEMSIZE__CONFIG_MEMSIZE__SHIFT 0x0
75#define CONFIG_F0_BASE__F0_BASE_MASK 0xffffffff
76#define CONFIG_F0_BASE__F0_BASE__SHIFT 0x0
77#define CONFIG_APER_SIZE__APER_SIZE_MASK 0xffffffff
78#define CONFIG_APER_SIZE__APER_SIZE__SHIFT 0x0
79#define CONFIG_REG_APER_SIZE__REG_APER_SIZE_MASK 0xfffff
80#define CONFIG_REG_APER_SIZE__REG_APER_SIZE__SHIFT 0x0
81#define BIF_SCRATCH0__BIF_SCRATCH0_MASK 0xffffffff
82#define BIF_SCRATCH0__BIF_SCRATCH0__SHIFT 0x0
83#define BIF_SCRATCH1__BIF_SCRATCH1_MASK 0xffffffff
84#define BIF_SCRATCH1__BIF_SCRATCH1__SHIFT 0x0
85#define BX_RESET_EN__COR_RESET_EN_MASK 0x1
86#define BX_RESET_EN__COR_RESET_EN__SHIFT 0x0
87#define BX_RESET_EN__REG_RESET_EN_MASK 0x2
88#define BX_RESET_EN__REG_RESET_EN__SHIFT 0x1
89#define BX_RESET_EN__STY_RESET_EN_MASK 0x4
90#define BX_RESET_EN__STY_RESET_EN__SHIFT 0x2
91#define MM_CFGREGS_CNTL__MM_CFG_FUNC_SEL_MASK 0x7
92#define MM_CFGREGS_CNTL__MM_CFG_FUNC_SEL__SHIFT 0x0
93#define MM_CFGREGS_CNTL__MM_WR_TO_CFG_EN_MASK 0x8
94#define MM_CFGREGS_CNTL__MM_WR_TO_CFG_EN__SHIFT 0x3
95#define HW_DEBUG__HW_00_DEBUG_MASK 0x1
96#define HW_DEBUG__HW_00_DEBUG__SHIFT 0x0
97#define HW_DEBUG__HW_01_DEBUG_MASK 0x2
98#define HW_DEBUG__HW_01_DEBUG__SHIFT 0x1
99#define HW_DEBUG__HW_02_DEBUG_MASK 0x4
100#define HW_DEBUG__HW_02_DEBUG__SHIFT 0x2
101#define HW_DEBUG__HW_03_DEBUG_MASK 0x8
102#define HW_DEBUG__HW_03_DEBUG__SHIFT 0x3
103#define HW_DEBUG__HW_04_DEBUG_MASK 0x10
104#define HW_DEBUG__HW_04_DEBUG__SHIFT 0x4
105#define HW_DEBUG__HW_05_DEBUG_MASK 0x20
106#define HW_DEBUG__HW_05_DEBUG__SHIFT 0x5
107#define HW_DEBUG__HW_06_DEBUG_MASK 0x40
108#define HW_DEBUG__HW_06_DEBUG__SHIFT 0x6
109#define HW_DEBUG__HW_07_DEBUG_MASK 0x80
110#define HW_DEBUG__HW_07_DEBUG__SHIFT 0x7
111#define HW_DEBUG__HW_08_DEBUG_MASK 0x100
112#define HW_DEBUG__HW_08_DEBUG__SHIFT 0x8
113#define HW_DEBUG__HW_09_DEBUG_MASK 0x200
114#define HW_DEBUG__HW_09_DEBUG__SHIFT 0x9
115#define HW_DEBUG__HW_10_DEBUG_MASK 0x400
116#define HW_DEBUG__HW_10_DEBUG__SHIFT 0xa
117#define HW_DEBUG__HW_11_DEBUG_MASK 0x800
118#define HW_DEBUG__HW_11_DEBUG__SHIFT 0xb
119#define HW_DEBUG__HW_12_DEBUG_MASK 0x1000
120#define HW_DEBUG__HW_12_DEBUG__SHIFT 0xc
121#define HW_DEBUG__HW_13_DEBUG_MASK 0x2000
122#define HW_DEBUG__HW_13_DEBUG__SHIFT 0xd
123#define HW_DEBUG__HW_14_DEBUG_MASK 0x4000
124#define HW_DEBUG__HW_14_DEBUG__SHIFT 0xe
125#define HW_DEBUG__HW_15_DEBUG_MASK 0x8000
126#define HW_DEBUG__HW_15_DEBUG__SHIFT 0xf
127#define HW_DEBUG__HW_16_DEBUG_MASK 0x10000
128#define HW_DEBUG__HW_16_DEBUG__SHIFT 0x10
129#define HW_DEBUG__HW_17_DEBUG_MASK 0x20000
130#define HW_DEBUG__HW_17_DEBUG__SHIFT 0x11
131#define HW_DEBUG__HW_18_DEBUG_MASK 0x40000
132#define HW_DEBUG__HW_18_DEBUG__SHIFT 0x12
133#define HW_DEBUG__HW_19_DEBUG_MASK 0x80000
134#define HW_DEBUG__HW_19_DEBUG__SHIFT 0x13
135#define HW_DEBUG__HW_20_DEBUG_MASK 0x100000
136#define HW_DEBUG__HW_20_DEBUG__SHIFT 0x14
137#define HW_DEBUG__HW_21_DEBUG_MASK 0x200000
138#define HW_DEBUG__HW_21_DEBUG__SHIFT 0x15
139#define HW_DEBUG__HW_22_DEBUG_MASK 0x400000
140#define HW_DEBUG__HW_22_DEBUG__SHIFT 0x16
141#define HW_DEBUG__HW_23_DEBUG_MASK 0x800000
142#define HW_DEBUG__HW_23_DEBUG__SHIFT 0x17
143#define HW_DEBUG__HW_24_DEBUG_MASK 0x1000000
144#define HW_DEBUG__HW_24_DEBUG__SHIFT 0x18
145#define HW_DEBUG__HW_25_DEBUG_MASK 0x2000000
146#define HW_DEBUG__HW_25_DEBUG__SHIFT 0x19
147#define HW_DEBUG__HW_26_DEBUG_MASK 0x4000000
148#define HW_DEBUG__HW_26_DEBUG__SHIFT 0x1a
149#define HW_DEBUG__HW_27_DEBUG_MASK 0x8000000
150#define HW_DEBUG__HW_27_DEBUG__SHIFT 0x1b
151#define HW_DEBUG__HW_28_DEBUG_MASK 0x10000000
152#define HW_DEBUG__HW_28_DEBUG__SHIFT 0x1c
153#define HW_DEBUG__HW_29_DEBUG_MASK 0x20000000
154#define HW_DEBUG__HW_29_DEBUG__SHIFT 0x1d
155#define HW_DEBUG__HW_30_DEBUG_MASK 0x40000000
156#define HW_DEBUG__HW_30_DEBUG__SHIFT 0x1e
157#define HW_DEBUG__HW_31_DEBUG_MASK 0x80000000
158#define HW_DEBUG__HW_31_DEBUG__SHIFT 0x1f
159#define MASTER_CREDIT_CNTL__BIF_MC_RDRET_CREDIT_MASK 0x7f
160#define MASTER_CREDIT_CNTL__BIF_MC_RDRET_CREDIT__SHIFT 0x0
161#define MASTER_CREDIT_CNTL__BIF_AZ_RDRET_CREDIT_MASK 0x3f0000
162#define MASTER_CREDIT_CNTL__BIF_AZ_RDRET_CREDIT__SHIFT 0x10
163#define SLAVE_REQ_CREDIT_CNTL__BIF_SRBM_REQ_CREDIT_MASK 0x1f
164#define SLAVE_REQ_CREDIT_CNTL__BIF_SRBM_REQ_CREDIT__SHIFT 0x0
165#define SLAVE_REQ_CREDIT_CNTL__BIF_VGA_REQ_CREDIT_MASK 0x1e0
166#define SLAVE_REQ_CREDIT_CNTL__BIF_VGA_REQ_CREDIT__SHIFT 0x5
167#define SLAVE_REQ_CREDIT_CNTL__BIF_HDP_REQ_CREDIT_MASK 0x7c00
168#define SLAVE_REQ_CREDIT_CNTL__BIF_HDP_REQ_CREDIT__SHIFT 0xa
169#define SLAVE_REQ_CREDIT_CNTL__BIF_ROM_REQ_CREDIT_MASK 0x8000
170#define SLAVE_REQ_CREDIT_CNTL__BIF_ROM_REQ_CREDIT__SHIFT 0xf
171#define SLAVE_REQ_CREDIT_CNTL__BIF_AZ_REQ_CREDIT_MASK 0x100000
172#define SLAVE_REQ_CREDIT_CNTL__BIF_AZ_REQ_CREDIT__SHIFT 0x14
173#define SLAVE_REQ_CREDIT_CNTL__BIF_XDMA_REQ_CREDIT_MASK 0x7e000000
174#define SLAVE_REQ_CREDIT_CNTL__BIF_XDMA_REQ_CREDIT__SHIFT 0x19
175#define BX_RESET_CNTL__LINK_TRAIN_EN_MASK 0x1
176#define BX_RESET_CNTL__LINK_TRAIN_EN__SHIFT 0x0
177#define INTERRUPT_CNTL__IH_DUMMY_RD_OVERRIDE_MASK 0x1
178#define INTERRUPT_CNTL__IH_DUMMY_RD_OVERRIDE__SHIFT 0x0
179#define INTERRUPT_CNTL__IH_DUMMY_RD_EN_MASK 0x2
180#define INTERRUPT_CNTL__IH_DUMMY_RD_EN__SHIFT 0x1
181#define INTERRUPT_CNTL__IH_REQ_NONSNOOP_EN_MASK 0x8
182#define INTERRUPT_CNTL__IH_REQ_NONSNOOP_EN__SHIFT 0x3
183#define INTERRUPT_CNTL__IH_INTR_DLY_CNTR_MASK 0xf0
184#define INTERRUPT_CNTL__IH_INTR_DLY_CNTR__SHIFT 0x4
185#define INTERRUPT_CNTL__GEN_IH_INT_EN_MASK 0x100
186#define INTERRUPT_CNTL__GEN_IH_INT_EN__SHIFT 0x8
187#define INTERRUPT_CNTL__GEN_GPIO_INT_EN_MASK 0x1e00
188#define INTERRUPT_CNTL__GEN_GPIO_INT_EN__SHIFT 0x9
189#define INTERRUPT_CNTL__SELECT_INT_GPIO_OUTPUT_MASK 0x6000
190#define INTERRUPT_CNTL__SELECT_INT_GPIO_OUTPUT__SHIFT 0xd
191#define INTERRUPT_CNTL__BIF_RB_REQ_NONSNOOP_EN_MASK 0x8000
192#define INTERRUPT_CNTL__BIF_RB_REQ_NONSNOOP_EN__SHIFT 0xf
193#define INTERRUPT_CNTL2__IH_DUMMY_RD_ADDR_MASK 0xffffffff
194#define INTERRUPT_CNTL2__IH_DUMMY_RD_ADDR__SHIFT 0x0
195#define BIF_DEBUG_CNTL__DEBUG_EN_MASK 0x1
196#define BIF_DEBUG_CNTL__DEBUG_EN__SHIFT 0x0
197#define BIF_DEBUG_CNTL__DEBUG_MULTIBLOCKEN_MASK 0x2
198#define BIF_DEBUG_CNTL__DEBUG_MULTIBLOCKEN__SHIFT 0x1
199#define BIF_DEBUG_CNTL__DEBUG_OUT_EN_MASK 0x4
200#define BIF_DEBUG_CNTL__DEBUG_OUT_EN__SHIFT 0x2
201#define BIF_DEBUG_CNTL__DEBUG_PAD_SEL_MASK 0x8
202#define BIF_DEBUG_CNTL__DEBUG_PAD_SEL__SHIFT 0x3
203#define BIF_DEBUG_CNTL__DEBUG_BYTESEL_BLK1_MASK 0x10
204#define BIF_DEBUG_CNTL__DEBUG_BYTESEL_BLK1__SHIFT 0x4
205#define BIF_DEBUG_CNTL__DEBUG_BYTESEL_BLK2_MASK 0x20
206#define BIF_DEBUG_CNTL__DEBUG_BYTESEL_BLK2__SHIFT 0x5
207#define BIF_DEBUG_CNTL__DEBUG_SYNC_EN_MASK 0x40
208#define BIF_DEBUG_CNTL__DEBUG_SYNC_EN__SHIFT 0x6
209#define BIF_DEBUG_CNTL__DEBUG_SWAP_MASK 0x80
210#define BIF_DEBUG_CNTL__DEBUG_SWAP__SHIFT 0x7
211#define BIF_DEBUG_CNTL__DEBUG_IDSEL_BLK1_MASK 0x1f00
212#define BIF_DEBUG_CNTL__DEBUG_IDSEL_BLK1__SHIFT 0x8
213#define BIF_DEBUG_CNTL__DEBUG_IDSEL_BLK2_MASK 0x1f0000
214#define BIF_DEBUG_CNTL__DEBUG_IDSEL_BLK2__SHIFT 0x10
215#define BIF_DEBUG_CNTL__DEBUG_IDSEL_XSP_MASK 0x1000000
216#define BIF_DEBUG_CNTL__DEBUG_IDSEL_XSP__SHIFT 0x18
217#define BIF_DEBUG_CNTL__DEBUG_SYNC_CLKSEL_MASK 0xc0000000
218#define BIF_DEBUG_CNTL__DEBUG_SYNC_CLKSEL__SHIFT 0x1e
219#define BIF_DEBUG_MUX__DEBUG_MUX_BLK1_MASK 0x3f
220#define BIF_DEBUG_MUX__DEBUG_MUX_BLK1__SHIFT 0x0
221#define BIF_DEBUG_MUX__DEBUG_MUX_BLK2_MASK 0x3f00
222#define BIF_DEBUG_MUX__DEBUG_MUX_BLK2__SHIFT 0x8
223#define BIF_DEBUG_OUT__DEBUG_OUTPUT_MASK 0x1ffff
224#define BIF_DEBUG_OUT__DEBUG_OUTPUT__SHIFT 0x0
225#define HDP_REG_COHERENCY_FLUSH_CNTL__HDP_REG_FLUSH_ADDR_MASK 0x1
226#define HDP_REG_COHERENCY_FLUSH_CNTL__HDP_REG_FLUSH_ADDR__SHIFT 0x0
227#define HDP_MEM_COHERENCY_FLUSH_CNTL__HDP_MEM_FLUSH_ADDR_MASK 0x1
228#define HDP_MEM_COHERENCY_FLUSH_CNTL__HDP_MEM_FLUSH_ADDR__SHIFT 0x0
229#define CLKREQB_PAD_CNTL__CLKREQB_PAD_A_MASK 0x1
230#define CLKREQB_PAD_CNTL__CLKREQB_PAD_A__SHIFT 0x0
231#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SEL_MASK 0x2
232#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SEL__SHIFT 0x1
233#define CLKREQB_PAD_CNTL__CLKREQB_PAD_MODE_MASK 0x4
234#define CLKREQB_PAD_CNTL__CLKREQB_PAD_MODE__SHIFT 0x2
235#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SPARE_MASK 0x18
236#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SPARE__SHIFT 0x3
237#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SN0_MASK 0x20
238#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SN0__SHIFT 0x5
239#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SN1_MASK 0x40
240#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SN1__SHIFT 0x6
241#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SN2_MASK 0x80
242#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SN2__SHIFT 0x7
243#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SN3_MASK 0x100
244#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SN3__SHIFT 0x8
245#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SLEWN_MASK 0x200
246#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SLEWN__SHIFT 0x9
247#define CLKREQB_PAD_CNTL__CLKREQB_PAD_WAKE_MASK 0x400
248#define CLKREQB_PAD_CNTL__CLKREQB_PAD_WAKE__SHIFT 0xa
249#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SCHMEN_MASK 0x800
250#define CLKREQB_PAD_CNTL__CLKREQB_PAD_SCHMEN__SHIFT 0xb
251#define CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_EN_MASK 0x1000
252#define CLKREQB_PAD_CNTL__CLKREQB_PAD_CNTL_EN__SHIFT 0xc
253#define SMBDAT_PAD_CNTL__SMBDAT_PAD_A_MASK 0x1
254#define SMBDAT_PAD_CNTL__SMBDAT_PAD_A__SHIFT 0x0
255#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SEL_MASK 0x2
256#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SEL__SHIFT 0x1
257#define SMBDAT_PAD_CNTL__SMBDAT_PAD_MODE_MASK 0x4
258#define SMBDAT_PAD_CNTL__SMBDAT_PAD_MODE__SHIFT 0x2
259#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SPARE_MASK 0x18
260#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SPARE__SHIFT 0x3
261#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SN0_MASK 0x20
262#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SN0__SHIFT 0x5
263#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SN1_MASK 0x40
264#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SN1__SHIFT 0x6
265#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SN2_MASK 0x80
266#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SN2__SHIFT 0x7
267#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SN3_MASK 0x100
268#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SN3__SHIFT 0x8
269#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SLEWN_MASK 0x200
270#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SLEWN__SHIFT 0x9
271#define SMBDAT_PAD_CNTL__SMBDAT_PAD_WAKE_MASK 0x400
272#define SMBDAT_PAD_CNTL__SMBDAT_PAD_WAKE__SHIFT 0xa
273#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SCHMEN_MASK 0x800
274#define SMBDAT_PAD_CNTL__SMBDAT_PAD_SCHMEN__SHIFT 0xb
275#define SMBDAT_PAD_CNTL__SMBDAT_PAD_CNTL_EN_MASK 0x1000
276#define SMBDAT_PAD_CNTL__SMBDAT_PAD_CNTL_EN__SHIFT 0xc
277#define SMBCLK_PAD_CNTL__SMBCLK_PAD_A_MASK 0x1
278#define SMBCLK_PAD_CNTL__SMBCLK_PAD_A__SHIFT 0x0
279#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SEL_MASK 0x2
280#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SEL__SHIFT 0x1
281#define SMBCLK_PAD_CNTL__SMBCLK_PAD_MODE_MASK 0x4
282#define SMBCLK_PAD_CNTL__SMBCLK_PAD_MODE__SHIFT 0x2
283#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SPARE_MASK 0x18
284#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SPARE__SHIFT 0x3
285#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SN0_MASK 0x20
286#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SN0__SHIFT 0x5
287#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SN1_MASK 0x40
288#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SN1__SHIFT 0x6
289#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SN2_MASK 0x80
290#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SN2__SHIFT 0x7
291#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SN3_MASK 0x100
292#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SN3__SHIFT 0x8
293#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SLEWN_MASK 0x200
294#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SLEWN__SHIFT 0x9
295#define SMBCLK_PAD_CNTL__SMBCLK_PAD_WAKE_MASK 0x400
296#define SMBCLK_PAD_CNTL__SMBCLK_PAD_WAKE__SHIFT 0xa
297#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SCHMEN_MASK 0x800
298#define SMBCLK_PAD_CNTL__SMBCLK_PAD_SCHMEN__SHIFT 0xb
299#define SMBCLK_PAD_CNTL__SMBCLK_PAD_CNTL_EN_MASK 0x1000
300#define SMBCLK_PAD_CNTL__SMBCLK_PAD_CNTL_EN__SHIFT 0xc
301#define BIF_XDMA_LO__BIF_XDMA_LOWER_BOUND_MASK 0x1fffffff
302#define BIF_XDMA_LO__BIF_XDMA_LOWER_BOUND__SHIFT 0x0
303#define BIF_XDMA_LO__BIF_XDMA_APER_EN_MASK 0x80000000
304#define BIF_XDMA_LO__BIF_XDMA_APER_EN__SHIFT 0x1f
305#define BIF_XDMA_HI__BIF_XDMA_UPPER_BOUND_MASK 0x1fffffff
306#define BIF_XDMA_HI__BIF_XDMA_UPPER_BOUND__SHIFT 0x0
307#define BIF_FEATURES_CONTROL_MISC__MST_BIF_REQ_EP_DIS_MASK 0x1
308#define BIF_FEATURES_CONTROL_MISC__MST_BIF_REQ_EP_DIS__SHIFT 0x0
309#define BIF_FEATURES_CONTROL_MISC__SLV_BIF_CPL_EP_DIS_MASK 0x2
310#define BIF_FEATURES_CONTROL_MISC__SLV_BIF_CPL_EP_DIS__SHIFT 0x1
311#define BIF_FEATURES_CONTROL_MISC__BIF_SLV_REQ_EP_DIS_MASK 0x4
312#define BIF_FEATURES_CONTROL_MISC__BIF_SLV_REQ_EP_DIS__SHIFT 0x2
313#define BIF_FEATURES_CONTROL_MISC__BIF_MST_CPL_EP_DIS_MASK 0x8
314#define BIF_FEATURES_CONTROL_MISC__BIF_MST_CPL_EP_DIS__SHIFT 0x3
315#define BIF_FEATURES_CONTROL_MISC__UR_PSN_PKT_REPORT_POISON_DIS_MASK 0x10
316#define BIF_FEATURES_CONTROL_MISC__UR_PSN_PKT_REPORT_POISON_DIS__SHIFT 0x4
317#define BIF_FEATURES_CONTROL_MISC__POST_PSN_ONLY_PKT_REPORT_UR_ALL_DIS_MASK 0x20
318#define BIF_FEATURES_CONTROL_MISC__POST_PSN_ONLY_PKT_REPORT_UR_ALL_DIS__SHIFT 0x5
319#define BIF_FEATURES_CONTROL_MISC__POST_PSN_ONLY_PKT_REPORT_UR_PART_DIS_MASK 0x40
320#define BIF_FEATURES_CONTROL_MISC__POST_PSN_ONLY_PKT_REPORT_UR_PART_DIS__SHIFT 0x6
321#define BIF_FEATURES_CONTROL_MISC__PLL_SWITCH_IMPCTL_CAL_DONE_DIS_MASK 0x80
322#define BIF_FEATURES_CONTROL_MISC__PLL_SWITCH_IMPCTL_CAL_DONE_DIS__SHIFT 0x7
323#define BIF_FEATURES_CONTROL_MISC__IGNORE_BE_CHECK_GASKET_COMB_DIS_MASK 0x100
324#define BIF_FEATURES_CONTROL_MISC__IGNORE_BE_CHECK_GASKET_COMB_DIS__SHIFT 0x8
325#define BIF_FEATURES_CONTROL_MISC__MC_BIF_REQ_ID_ROUTING_DIS_MASK 0x200
326#define BIF_FEATURES_CONTROL_MISC__MC_BIF_REQ_ID_ROUTING_DIS__SHIFT 0x9
327#define BIF_FEATURES_CONTROL_MISC__AZ_BIF_REQ_ID_ROUTING_DIS_MASK 0x400
328#define BIF_FEATURES_CONTROL_MISC__AZ_BIF_REQ_ID_ROUTING_DIS__SHIFT 0xa
329#define BIF_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN_MASK 0x800
330#define BIF_FEATURES_CONTROL_MISC__ATC_PRG_RESP_PASID_UR_EN__SHIFT 0xb
331#define BIF_FEATURES_CONTROL_MISC__BIF_RB_SET_OVERFLOW_EN_MASK 0x1000
332#define BIF_FEATURES_CONTROL_MISC__BIF_RB_SET_OVERFLOW_EN__SHIFT 0xc
333#define BIF_DOORBELL_CNTL__SELF_RING_DIS_MASK 0x1
334#define BIF_DOORBELL_CNTL__SELF_RING_DIS__SHIFT 0x0
335#define BIF_DOORBELL_CNTL__TRANS_CHECK_DIS_MASK 0x2
336#define BIF_DOORBELL_CNTL__TRANS_CHECK_DIS__SHIFT 0x1
337#define BIF_DOORBELL_CNTL__UNTRANS_LBACK_EN_MASK 0x4
338#define BIF_DOORBELL_CNTL__UNTRANS_LBACK_EN__SHIFT 0x2
339#define BIF_DOORBELL_CNTL__NON_CONSECUTIVE_BE_ZERO_DIS_MASK 0x8
340#define BIF_DOORBELL_CNTL__NON_CONSECUTIVE_BE_ZERO_DIS__SHIFT 0x3
341#define BIF_DOORBELL_CNTL__DOORBELL_MONITOR_EN_MASK 0x10
342#define BIF_DOORBELL_CNTL__DOORBELL_MONITOR_EN__SHIFT 0x4
343#define BIF_DOORBELL_CNTL__DOORBELL_INTERRUPT_STATUS_MASK 0x20
344#define BIF_DOORBELL_CNTL__DOORBELL_INTERRUPT_STATUS__SHIFT 0x5
345#define BIF_DOORBELL_CNTL__DOORBELL_INTERRUPT_CLEAR_MASK 0x10000
346#define BIF_DOORBELL_CNTL__DOORBELL_INTERRUPT_CLEAR__SHIFT 0x10
347#define BIF_SLVARB_MODE__SLVARB_MODE_MASK 0x3
348#define BIF_SLVARB_MODE__SLVARB_MODE__SHIFT 0x0
349#define BIF_FB_EN__FB_READ_EN_MASK 0x1
350#define BIF_FB_EN__FB_READ_EN__SHIFT 0x0
351#define BIF_FB_EN__FB_WRITE_EN_MASK 0x2
352#define BIF_FB_EN__FB_WRITE_EN__SHIFT 0x1
353#define BIF_BUSNUM_CNTL1__ID_MASK_MASK 0xff
354#define BIF_BUSNUM_CNTL1__ID_MASK__SHIFT 0x0
355#define BIF_BUSNUM_LIST0__ID0_MASK 0xff
356#define BIF_BUSNUM_LIST0__ID0__SHIFT 0x0
357#define BIF_BUSNUM_LIST0__ID1_MASK 0xff00
358#define BIF_BUSNUM_LIST0__ID1__SHIFT 0x8
359#define BIF_BUSNUM_LIST0__ID2_MASK 0xff0000
360#define BIF_BUSNUM_LIST0__ID2__SHIFT 0x10
361#define BIF_BUSNUM_LIST0__ID3_MASK 0xff000000
362#define BIF_BUSNUM_LIST0__ID3__SHIFT 0x18
363#define BIF_BUSNUM_LIST1__ID4_MASK 0xff
364#define BIF_BUSNUM_LIST1__ID4__SHIFT 0x0
365#define BIF_BUSNUM_LIST1__ID5_MASK 0xff00
366#define BIF_BUSNUM_LIST1__ID5__SHIFT 0x8
367#define BIF_BUSNUM_LIST1__ID6_MASK 0xff0000
368#define BIF_BUSNUM_LIST1__ID6__SHIFT 0x10
369#define BIF_BUSNUM_LIST1__ID7_MASK 0xff000000
370#define BIF_BUSNUM_LIST1__ID7__SHIFT 0x18
371#define BIF_BUSNUM_CNTL2__AUTOUPDATE_SEL_MASK 0xff
372#define BIF_BUSNUM_CNTL2__AUTOUPDATE_SEL__SHIFT 0x0
373#define BIF_BUSNUM_CNTL2__AUTOUPDATE_EN_MASK 0x100
374#define BIF_BUSNUM_CNTL2__AUTOUPDATE_EN__SHIFT 0x8
375#define BIF_BUSNUM_CNTL2__HDPREG_CNTL_MASK 0x10000
376#define BIF_BUSNUM_CNTL2__HDPREG_CNTL__SHIFT 0x10
377#define BIF_BUSNUM_CNTL2__ERROR_MULTIPLE_ID_MATCH_MASK 0x20000
378#define BIF_BUSNUM_CNTL2__ERROR_MULTIPLE_ID_MATCH__SHIFT 0x11
379#define BIF_BUSY_DELAY_CNTR__DELAY_CNT_MASK 0x3f
380#define BIF_BUSY_DELAY_CNTR__DELAY_CNT__SHIFT 0x0
381#define BIF_PERFMON_CNTL__PERFCOUNTER_EN_MASK 0x1
382#define BIF_PERFMON_CNTL__PERFCOUNTER_EN__SHIFT 0x0
383#define BIF_PERFMON_CNTL__PERFCOUNTER_RESET0_MASK 0x2
384#define BIF_PERFMON_CNTL__PERFCOUNTER_RESET0__SHIFT 0x1
385#define BIF_PERFMON_CNTL__PERFCOUNTER_RESET1_MASK 0x4
386#define BIF_PERFMON_CNTL__PERFCOUNTER_RESET1__SHIFT 0x2
387#define BIF_PERFMON_CNTL__PERF_SEL0_MASK 0x1f00
388#define BIF_PERFMON_CNTL__PERF_SEL0__SHIFT 0x8
389#define BIF_PERFMON_CNTL__PERF_SEL1_MASK 0x3e000
390#define BIF_PERFMON_CNTL__PERF_SEL1__SHIFT 0xd
391#define BIF_PERFCOUNTER0_RESULT__PERFCOUNTER_RESULT_MASK 0xffffffff
392#define BIF_PERFCOUNTER0_RESULT__PERFCOUNTER_RESULT__SHIFT 0x0
393#define BIF_PERFCOUNTER1_RESULT__PERFCOUNTER_RESULT_MASK 0xffffffff
394#define BIF_PERFCOUNTER1_RESULT__PERFCOUNTER_RESULT__SHIFT 0x0
395#define SLAVE_HANG_PROTECTION_CNTL__HANG_PROTECTION_TIMER_SEL_MASK 0xe
396#define SLAVE_HANG_PROTECTION_CNTL__HANG_PROTECTION_TIMER_SEL__SHIFT 0x1
397#define GPU_HDP_FLUSH_REQ__CP0_MASK 0x1
398#define GPU_HDP_FLUSH_REQ__CP0__SHIFT 0x0
399#define GPU_HDP_FLUSH_REQ__CP1_MASK 0x2
400#define GPU_HDP_FLUSH_REQ__CP1__SHIFT 0x1
401#define GPU_HDP_FLUSH_REQ__CP2_MASK 0x4
402#define GPU_HDP_FLUSH_REQ__CP2__SHIFT 0x2
403#define GPU_HDP_FLUSH_REQ__CP3_MASK 0x8
404#define GPU_HDP_FLUSH_REQ__CP3__SHIFT 0x3
405#define GPU_HDP_FLUSH_REQ__CP4_MASK 0x10
406#define GPU_HDP_FLUSH_REQ__CP4__SHIFT 0x4
407#define GPU_HDP_FLUSH_REQ__CP5_MASK 0x20
408#define GPU_HDP_FLUSH_REQ__CP5__SHIFT 0x5
409#define GPU_HDP_FLUSH_REQ__CP6_MASK 0x40
410#define GPU_HDP_FLUSH_REQ__CP6__SHIFT 0x6
411#define GPU_HDP_FLUSH_REQ__CP7_MASK 0x80
412#define GPU_HDP_FLUSH_REQ__CP7__SHIFT 0x7
413#define GPU_HDP_FLUSH_REQ__CP8_MASK 0x100
414#define GPU_HDP_FLUSH_REQ__CP8__SHIFT 0x8
415#define GPU_HDP_FLUSH_REQ__CP9_MASK 0x200
416#define GPU_HDP_FLUSH_REQ__CP9__SHIFT 0x9
417#define GPU_HDP_FLUSH_REQ__SDMA0_MASK 0x400
418#define GPU_HDP_FLUSH_REQ__SDMA0__SHIFT 0xa
419#define GPU_HDP_FLUSH_REQ__SDMA1_MASK 0x800
420#define GPU_HDP_FLUSH_REQ__SDMA1__SHIFT 0xb
421#define GPU_HDP_FLUSH_DONE__CP0_MASK 0x1
422#define GPU_HDP_FLUSH_DONE__CP0__SHIFT 0x0
423#define GPU_HDP_FLUSH_DONE__CP1_MASK 0x2
424#define GPU_HDP_FLUSH_DONE__CP1__SHIFT 0x1
425#define GPU_HDP_FLUSH_DONE__CP2_MASK 0x4
426#define GPU_HDP_FLUSH_DONE__CP2__SHIFT 0x2
427#define GPU_HDP_FLUSH_DONE__CP3_MASK 0x8
428#define GPU_HDP_FLUSH_DONE__CP3__SHIFT 0x3
429#define GPU_HDP_FLUSH_DONE__CP4_MASK 0x10
430#define GPU_HDP_FLUSH_DONE__CP4__SHIFT 0x4
431#define GPU_HDP_FLUSH_DONE__CP5_MASK 0x20
432#define GPU_HDP_FLUSH_DONE__CP5__SHIFT 0x5
433#define GPU_HDP_FLUSH_DONE__CP6_MASK 0x40
434#define GPU_HDP_FLUSH_DONE__CP6__SHIFT 0x6
435#define GPU_HDP_FLUSH_DONE__CP7_MASK 0x80
436#define GPU_HDP_FLUSH_DONE__CP7__SHIFT 0x7
437#define GPU_HDP_FLUSH_DONE__CP8_MASK 0x100
438#define GPU_HDP_FLUSH_DONE__CP8__SHIFT 0x8
439#define GPU_HDP_FLUSH_DONE__CP9_MASK 0x200
440#define GPU_HDP_FLUSH_DONE__CP9__SHIFT 0x9
441#define GPU_HDP_FLUSH_DONE__SDMA0_MASK 0x400
442#define GPU_HDP_FLUSH_DONE__SDMA0__SHIFT 0xa
443#define GPU_HDP_FLUSH_DONE__SDMA1_MASK 0x800
444#define GPU_HDP_FLUSH_DONE__SDMA1__SHIFT 0xb
445#define SLAVE_HANG_ERROR__SRBM_HANG_ERROR_MASK 0x1
446#define SLAVE_HANG_ERROR__SRBM_HANG_ERROR__SHIFT 0x0
447#define SLAVE_HANG_ERROR__HDP_HANG_ERROR_MASK 0x2
448#define SLAVE_HANG_ERROR__HDP_HANG_ERROR__SHIFT 0x1
449#define SLAVE_HANG_ERROR__VGA_HANG_ERROR_MASK 0x4
450#define SLAVE_HANG_ERROR__VGA_HANG_ERROR__SHIFT 0x2
451#define SLAVE_HANG_ERROR__ROM_HANG_ERROR_MASK 0x8
452#define SLAVE_HANG_ERROR__ROM_HANG_ERROR__SHIFT 0x3
453#define SLAVE_HANG_ERROR__AUDIO_HANG_ERROR_MASK 0x10
454#define SLAVE_HANG_ERROR__AUDIO_HANG_ERROR__SHIFT 0x4
455#define SLAVE_HANG_ERROR__CEC_HANG_ERROR_MASK 0x20
456#define SLAVE_HANG_ERROR__CEC_HANG_ERROR__SHIFT 0x5
457#define SLAVE_HANG_ERROR__XDMA_HANG_ERROR_MASK 0x80
458#define SLAVE_HANG_ERROR__XDMA_HANG_ERROR__SHIFT 0x7
459#define SLAVE_HANG_ERROR__DOORBELL_HANG_ERROR_MASK 0x100
460#define SLAVE_HANG_ERROR__DOORBELL_HANG_ERROR__SHIFT 0x8
461#define SLAVE_HANG_ERROR__GARLIC_HANG_ERROR_MASK 0x200
462#define SLAVE_HANG_ERROR__GARLIC_HANG_ERROR__SHIFT 0x9
463#define CAPTURE_HOST_BUSNUM__CHECK_EN_MASK 0x1
464#define CAPTURE_HOST_BUSNUM__CHECK_EN__SHIFT 0x0
465#define HOST_BUSNUM__HOST_ID_MASK 0xffff
466#define HOST_BUSNUM__HOST_ID__SHIFT 0x0
467#define PEER_REG_RANGE0__START_ADDR_MASK 0xffff
468#define PEER_REG_RANGE0__START_ADDR__SHIFT 0x0
469#define PEER_REG_RANGE0__END_ADDR_MASK 0xffff0000
470#define PEER_REG_RANGE0__END_ADDR__SHIFT 0x10
471#define PEER_REG_RANGE1__START_ADDR_MASK 0xffff
472#define PEER_REG_RANGE1__START_ADDR__SHIFT 0x0
473#define PEER_REG_RANGE1__END_ADDR_MASK 0xffff0000
474#define PEER_REG_RANGE1__END_ADDR__SHIFT 0x10
475#define PEER0_FB_OFFSET_HI__PEER0_FB_OFFSET_HI_MASK 0xfffff
476#define PEER0_FB_OFFSET_HI__PEER0_FB_OFFSET_HI__SHIFT 0x0
477#define PEER0_FB_OFFSET_LO__PEER0_FB_OFFSET_LO_MASK 0xfffff
478#define PEER0_FB_OFFSET_LO__PEER0_FB_OFFSET_LO__SHIFT 0x0
479#define PEER0_FB_OFFSET_LO__PEER0_FB_EN_MASK 0x80000000
480#define PEER0_FB_OFFSET_LO__PEER0_FB_EN__SHIFT 0x1f
481#define PEER1_FB_OFFSET_HI__PEER1_FB_OFFSET_HI_MASK 0xfffff
482#define PEER1_FB_OFFSET_HI__PEER1_FB_OFFSET_HI__SHIFT 0x0
483#define PEER1_FB_OFFSET_LO__PEER1_FB_OFFSET_LO_MASK 0xfffff
484#define PEER1_FB_OFFSET_LO__PEER1_FB_OFFSET_LO__SHIFT 0x0
485#define PEER1_FB_OFFSET_LO__PEER1_FB_EN_MASK 0x80000000
486#define PEER1_FB_OFFSET_LO__PEER1_FB_EN__SHIFT 0x1f
487#define PEER2_FB_OFFSET_HI__PEER2_FB_OFFSET_HI_MASK 0xfffff
488#define PEER2_FB_OFFSET_HI__PEER2_FB_OFFSET_HI__SHIFT 0x0
489#define PEER2_FB_OFFSET_LO__PEER2_FB_OFFSET_LO_MASK 0xfffff
490#define PEER2_FB_OFFSET_LO__PEER2_FB_OFFSET_LO__SHIFT 0x0
491#define PEER2_FB_OFFSET_LO__PEER2_FB_EN_MASK 0x80000000
492#define PEER2_FB_OFFSET_LO__PEER2_FB_EN__SHIFT 0x1f
493#define PEER3_FB_OFFSET_HI__PEER3_FB_OFFSET_HI_MASK 0xfffff
494#define PEER3_FB_OFFSET_HI__PEER3_FB_OFFSET_HI__SHIFT 0x0
495#define PEER3_FB_OFFSET_LO__PEER3_FB_OFFSET_LO_MASK 0xfffff
496#define PEER3_FB_OFFSET_LO__PEER3_FB_OFFSET_LO__SHIFT 0x0
497#define PEER3_FB_OFFSET_LO__PEER3_FB_EN_MASK 0x80000000
498#define PEER3_FB_OFFSET_LO__PEER3_FB_EN__SHIFT 0x1f
499#define DBG_BYPASS_SRBM_ACCESS__DBG_BYPASS_SRBM_ACCESS_EN_MASK 0x1
500#define DBG_BYPASS_SRBM_ACCESS__DBG_BYPASS_SRBM_ACCESS_EN__SHIFT 0x0
501#define DBG_BYPASS_SRBM_ACCESS__DBG_APER_AD_MASK 0x1e
502#define DBG_BYPASS_SRBM_ACCESS__DBG_APER_AD__SHIFT 0x1
503#define SMBUS_BACO_DUMMY__SMBUS_BACO_DUMMY_DATA_MASK 0xffffffff
504#define SMBUS_BACO_DUMMY__SMBUS_BACO_DUMMY_DATA__SHIFT 0x0
505#define BIF_DEVFUNCNUM_LIST0__DEVFUNC_ID0_MASK 0xff
506#define BIF_DEVFUNCNUM_LIST0__DEVFUNC_ID0__SHIFT 0x0
507#define BIF_DEVFUNCNUM_LIST0__DEVFUNC_ID1_MASK 0xff00
508#define BIF_DEVFUNCNUM_LIST0__DEVFUNC_ID1__SHIFT 0x8
509#define BIF_DEVFUNCNUM_LIST0__DEVFUNC_ID2_MASK 0xff0000
510#define BIF_DEVFUNCNUM_LIST0__DEVFUNC_ID2__SHIFT 0x10
511#define BIF_DEVFUNCNUM_LIST0__DEVFUNC_ID3_MASK 0xff000000
512#define BIF_DEVFUNCNUM_LIST0__DEVFUNC_ID3__SHIFT 0x18
513#define BIF_DEVFUNCNUM_LIST1__DEVFUNC_ID4_MASK 0xff
514#define BIF_DEVFUNCNUM_LIST1__DEVFUNC_ID4__SHIFT 0x0
515#define BIF_DEVFUNCNUM_LIST1__DEVFUNC_ID5_MASK 0xff00
516#define BIF_DEVFUNCNUM_LIST1__DEVFUNC_ID5__SHIFT 0x8
517#define BIF_DEVFUNCNUM_LIST1__DEVFUNC_ID6_MASK 0xff0000
518#define BIF_DEVFUNCNUM_LIST1__DEVFUNC_ID6__SHIFT 0x10
519#define BIF_DEVFUNCNUM_LIST1__DEVFUNC_ID7_MASK 0xff000000
520#define BIF_DEVFUNCNUM_LIST1__DEVFUNC_ID7__SHIFT 0x18
521#define BACO_CNTL__BACO_EN_MASK 0x1
522#define BACO_CNTL__BACO_EN__SHIFT 0x0
523#define BACO_CNTL__BACO_BCLK_OFF_MASK 0x2
524#define BACO_CNTL__BACO_BCLK_OFF__SHIFT 0x1
525#define BACO_CNTL__BACO_ISO_DIS_MASK 0x4
526#define BACO_CNTL__BACO_ISO_DIS__SHIFT 0x2
527#define BACO_CNTL__BACO_POWER_OFF_MASK 0x8
528#define BACO_CNTL__BACO_POWER_OFF__SHIFT 0x3
529#define BACO_CNTL__BACO_RESET_EN_MASK 0x10
530#define BACO_CNTL__BACO_RESET_EN__SHIFT 0x4
531#define BACO_CNTL__BACO_HANG_PROTECTION_EN_MASK 0x20
532#define BACO_CNTL__BACO_HANG_PROTECTION_EN__SHIFT 0x5
533#define BACO_CNTL__BACO_MODE_MASK 0x40
534#define BACO_CNTL__BACO_MODE__SHIFT 0x6
535#define BACO_CNTL__BACO_ANA_ISO_DIS_MASK 0x80
536#define BACO_CNTL__BACO_ANA_ISO_DIS__SHIFT 0x7
537#define BACO_CNTL__RCU_BIF_CONFIG_DONE_MASK 0x100
538#define BACO_CNTL__RCU_BIF_CONFIG_DONE__SHIFT 0x8
539#define BACO_CNTL__PWRGOOD_BF_MASK 0x200
540#define BACO_CNTL__PWRGOOD_BF__SHIFT 0x9
541#define BACO_CNTL__PWRGOOD_GPIO_MASK 0x400
542#define BACO_CNTL__PWRGOOD_GPIO__SHIFT 0xa
543#define BACO_CNTL__PWRGOOD_MEM_MASK 0x800
544#define BACO_CNTL__PWRGOOD_MEM__SHIFT 0xb
545#define BACO_CNTL__PWRGOOD_DVO_MASK 0x1000
546#define BACO_CNTL__PWRGOOD_DVO__SHIFT 0xc
547#define BACO_CNTL__PWRGOOD_IDSC_MASK 0x2000
548#define BACO_CNTL__PWRGOOD_IDSC__SHIFT 0xd
549#define BACO_CNTL__BACO_POWER_OFF_DRAM_MASK 0x10000
550#define BACO_CNTL__BACO_POWER_OFF_DRAM__SHIFT 0x10
551#define BACO_CNTL__BACO_BF_MEM_PHY_ISO_CNTRL_MASK 0x20000
552#define BACO_CNTL__BACO_BF_MEM_PHY_ISO_CNTRL__SHIFT 0x11
553#define BF_ANA_ISO_CNTL__BF_ANA_ISO_DIS_MASK_MASK 0x1
554#define BF_ANA_ISO_CNTL__BF_ANA_ISO_DIS_MASK__SHIFT 0x0
555#define BF_ANA_ISO_CNTL__BF_VDDC_ISO_DIS_MASK_MASK 0x2
556#define BF_ANA_ISO_CNTL__BF_VDDC_ISO_DIS_MASK__SHIFT 0x1
557#define MEM_TYPE_CNTL__BF_MEM_PHY_G5_G3_MASK 0x1
558#define MEM_TYPE_CNTL__BF_MEM_PHY_G5_G3__SHIFT 0x0
559#define BIF_BACO_DEBUG__BIF_BACO_SCANDUMP_FLG_MASK 0x1
560#define BIF_BACO_DEBUG__BIF_BACO_SCANDUMP_FLG__SHIFT 0x0
561#define BIF_BACO_DEBUG_LATCH__BIF_BACO_LATCH_FLG_MASK 0x1
562#define BIF_BACO_DEBUG_LATCH__BIF_BACO_LATCH_FLG__SHIFT 0x0
563#define BACO_CNTL_MISC__BIF_ROM_REQ_DIS_MASK 0x1
564#define BACO_CNTL_MISC__BIF_ROM_REQ_DIS__SHIFT 0x0
565#define BACO_CNTL_MISC__BIF_AZ_REQ_DIS_MASK 0x2
566#define BACO_CNTL_MISC__BIF_AZ_REQ_DIS__SHIFT 0x1
567#define BACO_CNTL_MISC__BACO_LINK_RST_WIDTH_SEL_MASK 0xc
568#define BACO_CNTL_MISC__BACO_LINK_RST_WIDTH_SEL__SHIFT 0x2
569#define SMU_BIF_VDDGFX_PWR_STATUS__VDDGFX_GFX_PWR_OFF_MASK 0x1
570#define SMU_BIF_VDDGFX_PWR_STATUS__VDDGFX_GFX_PWR_OFF__SHIFT 0x0
571#define BIF_VDDGFX_GFX0_LOWER__VDDGFX_GFX0_REG_LOWER_MASK 0x3fffc
572#define BIF_VDDGFX_GFX0_LOWER__VDDGFX_GFX0_REG_LOWER__SHIFT 0x2
573#define BIF_VDDGFX_GFX0_LOWER__VDDGFX_GFX0_REG_CMP_EN_MASK 0x40000000
574#define BIF_VDDGFX_GFX0_LOWER__VDDGFX_GFX0_REG_CMP_EN__SHIFT 0x1e
575#define BIF_VDDGFX_GFX0_LOWER__VDDGFX_GFX0_REG_STALL_EN_MASK 0x80000000
576#define BIF_VDDGFX_GFX0_LOWER__VDDGFX_GFX0_REG_STALL_EN__SHIFT 0x1f
577#define BIF_VDDGFX_GFX0_UPPER__VDDGFX_GFX0_REG_UPPER_MASK 0x3fffc
578#define BIF_VDDGFX_GFX0_UPPER__VDDGFX_GFX0_REG_UPPER__SHIFT 0x2
579#define BIF_VDDGFX_GFX1_LOWER__VDDGFX_GFX1_REG_LOWER_MASK 0x3fffc
580#define BIF_VDDGFX_GFX1_LOWER__VDDGFX_GFX1_REG_LOWER__SHIFT 0x2
581#define BIF_VDDGFX_GFX1_LOWER__VDDGFX_GFX1_REG_CMP_EN_MASK 0x40000000
582#define BIF_VDDGFX_GFX1_LOWER__VDDGFX_GFX1_REG_CMP_EN__SHIFT 0x1e
583#define BIF_VDDGFX_GFX1_LOWER__VDDGFX_GFX1_REG_STALL_EN_MASK 0x80000000
584#define BIF_VDDGFX_GFX1_LOWER__VDDGFX_GFX1_REG_STALL_EN__SHIFT 0x1f
585#define BIF_VDDGFX_GFX1_UPPER__VDDGFX_GFX1_REG_UPPER_MASK 0x3fffc
586#define BIF_VDDGFX_GFX1_UPPER__VDDGFX_GFX1_REG_UPPER__SHIFT 0x2
587#define BIF_VDDGFX_GFX2_LOWER__VDDGFX_GFX2_REG_LOWER_MASK 0x3fffc
588#define BIF_VDDGFX_GFX2_LOWER__VDDGFX_GFX2_REG_LOWER__SHIFT 0x2
589#define BIF_VDDGFX_GFX2_LOWER__VDDGFX_GFX2_REG_CMP_EN_MASK 0x40000000
590#define BIF_VDDGFX_GFX2_LOWER__VDDGFX_GFX2_REG_CMP_EN__SHIFT 0x1e
591#define BIF_VDDGFX_GFX2_LOWER__VDDGFX_GFX2_REG_STALL_EN_MASK 0x80000000
592#define BIF_VDDGFX_GFX2_LOWER__VDDGFX_GFX2_REG_STALL_EN__SHIFT 0x1f
593#define BIF_VDDGFX_GFX2_UPPER__VDDGFX_GFX2_REG_UPPER_MASK 0x3fffc
594#define BIF_VDDGFX_GFX2_UPPER__VDDGFX_GFX2_REG_UPPER__SHIFT 0x2
595#define BIF_VDDGFX_GFX3_LOWER__VDDGFX_GFX3_REG_LOWER_MASK 0x3fffc
596#define BIF_VDDGFX_GFX3_LOWER__VDDGFX_GFX3_REG_LOWER__SHIFT 0x2
597#define BIF_VDDGFX_GFX3_LOWER__VDDGFX_GFX3_REG_CMP_EN_MASK 0x40000000
598#define BIF_VDDGFX_GFX3_LOWER__VDDGFX_GFX3_REG_CMP_EN__SHIFT 0x1e
599#define BIF_VDDGFX_GFX3_LOWER__VDDGFX_GFX3_REG_STALL_EN_MASK 0x80000000
600#define BIF_VDDGFX_GFX3_LOWER__VDDGFX_GFX3_REG_STALL_EN__SHIFT 0x1f
601#define BIF_VDDGFX_GFX3_UPPER__VDDGFX_GFX3_REG_UPPER_MASK 0x3fffc
602#define BIF_VDDGFX_GFX3_UPPER__VDDGFX_GFX3_REG_UPPER__SHIFT 0x2
603#define BIF_VDDGFX_GFX4_LOWER__VDDGFX_GFX4_REG_LOWER_MASK 0x3fffc
604#define BIF_VDDGFX_GFX4_LOWER__VDDGFX_GFX4_REG_LOWER__SHIFT 0x2
605#define BIF_VDDGFX_GFX4_LOWER__VDDGFX_GFX4_REG_CMP_EN_MASK 0x40000000
606#define BIF_VDDGFX_GFX4_LOWER__VDDGFX_GFX4_REG_CMP_EN__SHIFT 0x1e
607#define BIF_VDDGFX_GFX4_LOWER__VDDGFX_GFX4_REG_STALL_EN_MASK 0x80000000
608#define BIF_VDDGFX_GFX4_LOWER__VDDGFX_GFX4_REG_STALL_EN__SHIFT 0x1f
609#define BIF_VDDGFX_GFX4_UPPER__VDDGFX_GFX4_REG_UPPER_MASK 0x3fffc
610#define BIF_VDDGFX_GFX4_UPPER__VDDGFX_GFX4_REG_UPPER__SHIFT 0x2
611#define BIF_VDDGFX_GFX5_LOWER__VDDGFX_GFX5_REG_LOWER_MASK 0x3fffc
612#define BIF_VDDGFX_GFX5_LOWER__VDDGFX_GFX5_REG_LOWER__SHIFT 0x2
613#define BIF_VDDGFX_GFX5_LOWER__VDDGFX_GFX5_REG_CMP_EN_MASK 0x40000000
614#define BIF_VDDGFX_GFX5_LOWER__VDDGFX_GFX5_REG_CMP_EN__SHIFT 0x1e
615#define BIF_VDDGFX_GFX5_LOWER__VDDGFX_GFX5_REG_STALL_EN_MASK 0x80000000
616#define BIF_VDDGFX_GFX5_LOWER__VDDGFX_GFX5_REG_STALL_EN__SHIFT 0x1f
617#define BIF_VDDGFX_GFX5_UPPER__VDDGFX_GFX5_REG_UPPER_MASK 0x3fffc
618#define BIF_VDDGFX_GFX5_UPPER__VDDGFX_GFX5_REG_UPPER__SHIFT 0x2
619#define BIF_VDDGFX_RSV1_LOWER__VDDGFX_RSV1_REG_LOWER_MASK 0x3fffc
620#define BIF_VDDGFX_RSV1_LOWER__VDDGFX_RSV1_REG_LOWER__SHIFT 0x2
621#define BIF_VDDGFX_RSV1_LOWER__VDDGFX_RSV1_REG_CMP_EN_MASK 0x40000000
622#define BIF_VDDGFX_RSV1_LOWER__VDDGFX_RSV1_REG_CMP_EN__SHIFT 0x1e
623#define BIF_VDDGFX_RSV1_LOWER__VDDGFX_RSV1_REG_STALL_EN_MASK 0x80000000
624#define BIF_VDDGFX_RSV1_LOWER__VDDGFX_RSV1_REG_STALL_EN__SHIFT 0x1f
625#define BIF_VDDGFX_RSV1_UPPER__VDDGFX_RSV1_REG_UPPER_MASK 0x3fffc
626#define BIF_VDDGFX_RSV1_UPPER__VDDGFX_RSV1_REG_UPPER__SHIFT 0x2
627#define BIF_VDDGFX_RSV2_LOWER__VDDGFX_RSV2_REG_LOWER_MASK 0x3fffc
628#define BIF_VDDGFX_RSV2_LOWER__VDDGFX_RSV2_REG_LOWER__SHIFT 0x2
629#define BIF_VDDGFX_RSV2_LOWER__VDDGFX_RSV2_REG_CMP_EN_MASK 0x40000000
630#define BIF_VDDGFX_RSV2_LOWER__VDDGFX_RSV2_REG_CMP_EN__SHIFT 0x1e
631#define BIF_VDDGFX_RSV2_LOWER__VDDGFX_RSV2_REG_STALL_EN_MASK 0x80000000
632#define BIF_VDDGFX_RSV2_LOWER__VDDGFX_RSV2_REG_STALL_EN__SHIFT 0x1f
633#define BIF_VDDGFX_RSV2_UPPER__VDDGFX_RSV2_REG_UPPER_MASK 0x3fffc
634#define BIF_VDDGFX_RSV2_UPPER__VDDGFX_RSV2_REG_UPPER__SHIFT 0x2
635#define BIF_VDDGFX_RSV3_LOWER__VDDGFX_RSV3_REG_LOWER_MASK 0x3fffc
636#define BIF_VDDGFX_RSV3_LOWER__VDDGFX_RSV3_REG_LOWER__SHIFT 0x2
637#define BIF_VDDGFX_RSV3_LOWER__VDDGFX_RSV3_REG_CMP_EN_MASK 0x40000000
638#define BIF_VDDGFX_RSV3_LOWER__VDDGFX_RSV3_REG_CMP_EN__SHIFT 0x1e
639#define BIF_VDDGFX_RSV3_LOWER__VDDGFX_RSV3_REG_STALL_EN_MASK 0x80000000
640#define BIF_VDDGFX_RSV3_LOWER__VDDGFX_RSV3_REG_STALL_EN__SHIFT 0x1f
641#define BIF_VDDGFX_RSV3_UPPER__VDDGFX_RSV3_REG_UPPER_MASK 0x3fffc
642#define BIF_VDDGFX_RSV3_UPPER__VDDGFX_RSV3_REG_UPPER__SHIFT 0x2
643#define BIF_VDDGFX_RSV4_LOWER__VDDGFX_RSV4_REG_LOWER_MASK 0x3fffc
644#define BIF_VDDGFX_RSV4_LOWER__VDDGFX_RSV4_REG_LOWER__SHIFT 0x2
645#define BIF_VDDGFX_RSV4_LOWER__VDDGFX_RSV4_REG_CMP_EN_MASK 0x40000000
646#define BIF_VDDGFX_RSV4_LOWER__VDDGFX_RSV4_REG_CMP_EN__SHIFT 0x1e
647#define BIF_VDDGFX_RSV4_LOWER__VDDGFX_RSV4_REG_STALL_EN_MASK 0x80000000
648#define BIF_VDDGFX_RSV4_LOWER__VDDGFX_RSV4_REG_STALL_EN__SHIFT 0x1f
649#define BIF_VDDGFX_RSV4_UPPER__VDDGFX_RSV4_REG_UPPER_MASK 0x3fffc
650#define BIF_VDDGFX_RSV4_UPPER__VDDGFX_RSV4_REG_UPPER__SHIFT 0x2
651#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_HDP_CMP_EN_MASK 0x1
652#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_HDP_CMP_EN__SHIFT 0x0
653#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_HDP_STALL_EN_MASK 0x2
654#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_HDP_STALL_EN__SHIFT 0x1
655#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_XDMA_CMP_EN_MASK 0x4
656#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_XDMA_CMP_EN__SHIFT 0x2
657#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_XDMA_STALL_EN_MASK 0x8
658#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_XDMA_STALL_EN__SHIFT 0x3
659#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_VGA_CMP_EN_MASK 0x10
660#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_VGA_CMP_EN__SHIFT 0x4
661#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_VGA_STALL_EN_MASK 0x20
662#define BIF_VDDGFX_FB_CMP__VDDGFX_FB_VGA_STALL_EN__SHIFT 0x5
663#define BIF_DOORBELL_GBLAPER1_LOWER__DOORBELL_GBLAPER1_LOWER_MASK 0xffc
664#define BIF_DOORBELL_GBLAPER1_LOWER__DOORBELL_GBLAPER1_LOWER__SHIFT 0x2
665#define BIF_DOORBELL_GBLAPER1_LOWER__DOORBELL_GBLAPER1_EN_MASK 0x80000000
666#define BIF_DOORBELL_GBLAPER1_LOWER__DOORBELL_GBLAPER1_EN__SHIFT 0x1f
667#define BIF_DOORBELL_GBLAPER1_UPPER__DOORBELL_GBLAPER1_UPPER_MASK 0xffc
668#define BIF_DOORBELL_GBLAPER1_UPPER__DOORBELL_GBLAPER1_UPPER__SHIFT 0x2
669#define BIF_DOORBELL_GBLAPER2_LOWER__DOORBELL_GBLAPER2_LOWER_MASK 0xffc
670#define BIF_DOORBELL_GBLAPER2_LOWER__DOORBELL_GBLAPER2_LOWER__SHIFT 0x2
671#define BIF_DOORBELL_GBLAPER2_LOWER__DOORBELL_GBLAPER2_EN_MASK 0x80000000
672#define BIF_DOORBELL_GBLAPER2_LOWER__DOORBELL_GBLAPER2_EN__SHIFT 0x1f
673#define BIF_DOORBELL_GBLAPER2_UPPER__DOORBELL_GBLAPER2_UPPER_MASK 0xffc
674#define BIF_DOORBELL_GBLAPER2_UPPER__DOORBELL_GBLAPER2_UPPER__SHIFT 0x2
675#define BIF_SMU_INDEX__BIF_SMU_INDEX_MASK 0x7fffc
676#define BIF_SMU_INDEX__BIF_SMU_INDEX__SHIFT 0x2
677#define BIF_SMU_DATA__BIF_SMU_DATA_MASK 0x7fffc
678#define BIF_SMU_DATA__BIF_SMU_DATA__SHIFT 0x2
679#define IMPCTL_RESET__IMP_SW_RESET_MASK 0x1
680#define IMPCTL_RESET__IMP_SW_RESET__SHIFT 0x0
681#define GARLIC_FLUSH_CNTL__CP_RB0_WPTR_MASK 0x1
682#define GARLIC_FLUSH_CNTL__CP_RB0_WPTR__SHIFT 0x0
683#define GARLIC_FLUSH_CNTL__CP_RB1_WPTR_MASK 0x2
684#define GARLIC_FLUSH_CNTL__CP_RB1_WPTR__SHIFT 0x1
685#define GARLIC_FLUSH_CNTL__CP_RB2_WPTR_MASK 0x4
686#define GARLIC_FLUSH_CNTL__CP_RB2_WPTR__SHIFT 0x2
687#define GARLIC_FLUSH_CNTL__UVD_RBC_RB_WPTR_MASK 0x8
688#define GARLIC_FLUSH_CNTL__UVD_RBC_RB_WPTR__SHIFT 0x3
689#define GARLIC_FLUSH_CNTL__SDMA0_GFX_RB_WPTR_MASK 0x10
690#define GARLIC_FLUSH_CNTL__SDMA0_GFX_RB_WPTR__SHIFT 0x4
691#define GARLIC_FLUSH_CNTL__SDMA1_GFX_RB_WPTR_MASK 0x20
692#define GARLIC_FLUSH_CNTL__SDMA1_GFX_RB_WPTR__SHIFT 0x5
693#define GARLIC_FLUSH_CNTL__CP_DMA_ME_COMMAND_MASK 0x40
694#define GARLIC_FLUSH_CNTL__CP_DMA_ME_COMMAND__SHIFT 0x6
695#define GARLIC_FLUSH_CNTL__CP_DMA_PFP_COMMAND_MASK 0x80
696#define GARLIC_FLUSH_CNTL__CP_DMA_PFP_COMMAND__SHIFT 0x7
697#define GARLIC_FLUSH_CNTL__SAM_SAB_RBI_WPTR_MASK 0x100
698#define GARLIC_FLUSH_CNTL__SAM_SAB_RBI_WPTR__SHIFT 0x8
699#define GARLIC_FLUSH_CNTL__SAM_SAB_RBO_WPTR_MASK 0x200
700#define GARLIC_FLUSH_CNTL__SAM_SAB_RBO_WPTR__SHIFT 0x9
701#define GARLIC_FLUSH_CNTL__VCE_OUT_RB_WPTR_MASK 0x400
702#define GARLIC_FLUSH_CNTL__VCE_OUT_RB_WPTR__SHIFT 0xa
703#define GARLIC_FLUSH_CNTL__VCE_RB_WPTR2_MASK 0x800
704#define GARLIC_FLUSH_CNTL__VCE_RB_WPTR2__SHIFT 0xb
705#define GARLIC_FLUSH_CNTL__VCE_RB_WPTR_MASK 0x1000
706#define GARLIC_FLUSH_CNTL__VCE_RB_WPTR__SHIFT 0xc
707#define GARLIC_FLUSH_CNTL__HOST_DOORBELL_MASK 0x2000
708#define GARLIC_FLUSH_CNTL__HOST_DOORBELL__SHIFT 0xd
709#define GARLIC_FLUSH_CNTL__SELFRING_DOORBELL_MASK 0x4000
710#define GARLIC_FLUSH_CNTL__SELFRING_DOORBELL__SHIFT 0xe
711#define GARLIC_FLUSH_CNTL__CP_DMA_PIO_COMMAND_MASK 0x8000
712#define GARLIC_FLUSH_CNTL__CP_DMA_PIO_COMMAND__SHIFT 0xf
713#define GARLIC_FLUSH_CNTL__DISPLAY_MASK 0x10000
714#define GARLIC_FLUSH_CNTL__DISPLAY__SHIFT 0x10
715#define GARLIC_FLUSH_CNTL__SDMA2_GFX_RB_WPTR_MASK 0x20000
716#define GARLIC_FLUSH_CNTL__SDMA2_GFX_RB_WPTR__SHIFT 0x11
717#define GARLIC_FLUSH_CNTL__SDMA3_GFX_RB_WPTR_MASK 0x40000
718#define GARLIC_FLUSH_CNTL__SDMA3_GFX_RB_WPTR__SHIFT 0x12
719#define GARLIC_FLUSH_CNTL__IGNORE_MC_DISABLE_MASK 0x40000000
720#define GARLIC_FLUSH_CNTL__IGNORE_MC_DISABLE__SHIFT 0x1e
721#define GARLIC_FLUSH_CNTL__DISABLE_ALL_MASK 0x80000000
722#define GARLIC_FLUSH_CNTL__DISABLE_ALL__SHIFT 0x1f
723#define GARLIC_FLUSH_ADDR_START_0__ENABLE_MASK 0x1
724#define GARLIC_FLUSH_ADDR_START_0__ENABLE__SHIFT 0x0
725#define GARLIC_FLUSH_ADDR_START_0__MODE_MASK 0x2
726#define GARLIC_FLUSH_ADDR_START_0__MODE__SHIFT 0x1
727#define GARLIC_FLUSH_ADDR_START_0__ADDR_START_MASK 0xfffffffc
728#define GARLIC_FLUSH_ADDR_START_0__ADDR_START__SHIFT 0x2
729#define GARLIC_FLUSH_ADDR_START_1__ENABLE_MASK 0x1
730#define GARLIC_FLUSH_ADDR_START_1__ENABLE__SHIFT 0x0
731#define GARLIC_FLUSH_ADDR_START_1__MODE_MASK 0x2
732#define GARLIC_FLUSH_ADDR_START_1__MODE__SHIFT 0x1
733#define GARLIC_FLUSH_ADDR_START_1__ADDR_START_MASK 0xfffffffc
734#define GARLIC_FLUSH_ADDR_START_1__ADDR_START__SHIFT 0x2
735#define GARLIC_FLUSH_ADDR_START_2__ENABLE_MASK 0x1
736#define GARLIC_FLUSH_ADDR_START_2__ENABLE__SHIFT 0x0
737#define GARLIC_FLUSH_ADDR_START_2__MODE_MASK 0x2
738#define GARLIC_FLUSH_ADDR_START_2__MODE__SHIFT 0x1
739#define GARLIC_FLUSH_ADDR_START_2__ADDR_START_MASK 0xfffffffc
740#define GARLIC_FLUSH_ADDR_START_2__ADDR_START__SHIFT 0x2
741#define GARLIC_FLUSH_ADDR_START_3__ENABLE_MASK 0x1
742#define GARLIC_FLUSH_ADDR_START_3__ENABLE__SHIFT 0x0
743#define GARLIC_FLUSH_ADDR_START_3__MODE_MASK 0x2
744#define GARLIC_FLUSH_ADDR_START_3__MODE__SHIFT 0x1
745#define GARLIC_FLUSH_ADDR_START_3__ADDR_START_MASK 0xfffffffc
746#define GARLIC_FLUSH_ADDR_START_3__ADDR_START__SHIFT 0x2
747#define GARLIC_FLUSH_ADDR_START_4__ENABLE_MASK 0x1
748#define GARLIC_FLUSH_ADDR_START_4__ENABLE__SHIFT 0x0
749#define GARLIC_FLUSH_ADDR_START_4__MODE_MASK 0x2
750#define GARLIC_FLUSH_ADDR_START_4__MODE__SHIFT 0x1
751#define GARLIC_FLUSH_ADDR_START_4__ADDR_START_MASK 0xfffffffc
752#define GARLIC_FLUSH_ADDR_START_4__ADDR_START__SHIFT 0x2
753#define GARLIC_FLUSH_ADDR_START_5__ENABLE_MASK 0x1
754#define GARLIC_FLUSH_ADDR_START_5__ENABLE__SHIFT 0x0
755#define GARLIC_FLUSH_ADDR_START_5__MODE_MASK 0x2
756#define GARLIC_FLUSH_ADDR_START_5__MODE__SHIFT 0x1
757#define GARLIC_FLUSH_ADDR_START_5__ADDR_START_MASK 0xfffffffc
758#define GARLIC_FLUSH_ADDR_START_5__ADDR_START__SHIFT 0x2
759#define GARLIC_FLUSH_ADDR_START_6__ENABLE_MASK 0x1
760#define GARLIC_FLUSH_ADDR_START_6__ENABLE__SHIFT 0x0
761#define GARLIC_FLUSH_ADDR_START_6__MODE_MASK 0x2
762#define GARLIC_FLUSH_ADDR_START_6__MODE__SHIFT 0x1
763#define GARLIC_FLUSH_ADDR_START_6__ADDR_START_MASK 0xfffffffc
764#define GARLIC_FLUSH_ADDR_START_6__ADDR_START__SHIFT 0x2
765#define GARLIC_FLUSH_ADDR_START_7__ENABLE_MASK 0x1
766#define GARLIC_FLUSH_ADDR_START_7__ENABLE__SHIFT 0x0
767#define GARLIC_FLUSH_ADDR_START_7__MODE_MASK 0x2
768#define GARLIC_FLUSH_ADDR_START_7__MODE__SHIFT 0x1
769#define GARLIC_FLUSH_ADDR_START_7__ADDR_START_MASK 0xfffffffc
770#define GARLIC_FLUSH_ADDR_START_7__ADDR_START__SHIFT 0x2
771#define GARLIC_FLUSH_ADDR_END_0__ADDR_END_MASK 0xfffffffc
772#define GARLIC_FLUSH_ADDR_END_0__ADDR_END__SHIFT 0x2
773#define GARLIC_FLUSH_ADDR_END_1__ADDR_END_MASK 0xfffffffc
774#define GARLIC_FLUSH_ADDR_END_1__ADDR_END__SHIFT 0x2
775#define GARLIC_FLUSH_ADDR_END_2__ADDR_END_MASK 0xfffffffc
776#define GARLIC_FLUSH_ADDR_END_2__ADDR_END__SHIFT 0x2
777#define GARLIC_FLUSH_ADDR_END_3__ADDR_END_MASK 0xfffffffc
778#define GARLIC_FLUSH_ADDR_END_3__ADDR_END__SHIFT 0x2
779#define GARLIC_FLUSH_ADDR_END_4__ADDR_END_MASK 0xfffffffc
780#define GARLIC_FLUSH_ADDR_END_4__ADDR_END__SHIFT 0x2
781#define GARLIC_FLUSH_ADDR_END_5__ADDR_END_MASK 0xfffffffc
782#define GARLIC_FLUSH_ADDR_END_5__ADDR_END__SHIFT 0x2
783#define GARLIC_FLUSH_ADDR_END_6__ADDR_END_MASK 0xfffffffc
784#define GARLIC_FLUSH_ADDR_END_6__ADDR_END__SHIFT 0x2
785#define GARLIC_FLUSH_ADDR_END_7__ADDR_END_MASK 0xfffffffc
786#define GARLIC_FLUSH_ADDR_END_7__ADDR_END__SHIFT 0x2
787#define GARLIC_FLUSH_REQ__FLUSH_REQ_MASK 0x1
788#define GARLIC_FLUSH_REQ__FLUSH_REQ__SHIFT 0x0
789#define GPU_GARLIC_FLUSH_REQ__CP0_MASK 0x1
790#define GPU_GARLIC_FLUSH_REQ__CP0__SHIFT 0x0
791#define GPU_GARLIC_FLUSH_REQ__CP1_MASK 0x2
792#define GPU_GARLIC_FLUSH_REQ__CP1__SHIFT 0x1
793#define GPU_GARLIC_FLUSH_REQ__CP2_MASK 0x4
794#define GPU_GARLIC_FLUSH_REQ__CP2__SHIFT 0x2
795#define GPU_GARLIC_FLUSH_REQ__CP3_MASK 0x8
796#define GPU_GARLIC_FLUSH_REQ__CP3__SHIFT 0x3
797#define GPU_GARLIC_FLUSH_REQ__CP4_MASK 0x10
798#define GPU_GARLIC_FLUSH_REQ__CP4__SHIFT 0x4
799#define GPU_GARLIC_FLUSH_REQ__CP5_MASK 0x20
800#define GPU_GARLIC_FLUSH_REQ__CP5__SHIFT 0x5
801#define GPU_GARLIC_FLUSH_REQ__CP6_MASK 0x40
802#define GPU_GARLIC_FLUSH_REQ__CP6__SHIFT 0x6
803#define GPU_GARLIC_FLUSH_REQ__CP7_MASK 0x80
804#define GPU_GARLIC_FLUSH_REQ__CP7__SHIFT 0x7
805#define GPU_GARLIC_FLUSH_REQ__CP8_MASK 0x100
806#define GPU_GARLIC_FLUSH_REQ__CP8__SHIFT 0x8
807#define GPU_GARLIC_FLUSH_REQ__CP9_MASK 0x200
808#define GPU_GARLIC_FLUSH_REQ__CP9__SHIFT 0x9
809#define GPU_GARLIC_FLUSH_REQ__SDMA0_MASK 0x400
810#define GPU_GARLIC_FLUSH_REQ__SDMA0__SHIFT 0xa
811#define GPU_GARLIC_FLUSH_REQ__SDMA1_MASK 0x800
812#define GPU_GARLIC_FLUSH_REQ__SDMA1__SHIFT 0xb
813#define GPU_GARLIC_FLUSH_REQ__SDMA2_MASK 0x1000
814#define GPU_GARLIC_FLUSH_REQ__SDMA2__SHIFT 0xc
815#define GPU_GARLIC_FLUSH_REQ__SDMA3_MASK 0x2000
816#define GPU_GARLIC_FLUSH_REQ__SDMA3__SHIFT 0xd
817#define GPU_GARLIC_FLUSH_DONE__CP0_MASK 0x1
818#define GPU_GARLIC_FLUSH_DONE__CP0__SHIFT 0x0
819#define GPU_GARLIC_FLUSH_DONE__CP1_MASK 0x2
820#define GPU_GARLIC_FLUSH_DONE__CP1__SHIFT 0x1
821#define GPU_GARLIC_FLUSH_DONE__CP2_MASK 0x4
822#define GPU_GARLIC_FLUSH_DONE__CP2__SHIFT 0x2
823#define GPU_GARLIC_FLUSH_DONE__CP3_MASK 0x8
824#define GPU_GARLIC_FLUSH_DONE__CP3__SHIFT 0x3
825#define GPU_GARLIC_FLUSH_DONE__CP4_MASK 0x10
826#define GPU_GARLIC_FLUSH_DONE__CP4__SHIFT 0x4
827#define GPU_GARLIC_FLUSH_DONE__CP5_MASK 0x20
828#define GPU_GARLIC_FLUSH_DONE__CP5__SHIFT 0x5
829#define GPU_GARLIC_FLUSH_DONE__CP6_MASK 0x40
830#define GPU_GARLIC_FLUSH_DONE__CP6__SHIFT 0x6
831#define GPU_GARLIC_FLUSH_DONE__CP7_MASK 0x80
832#define GPU_GARLIC_FLUSH_DONE__CP7__SHIFT 0x7
833#define GPU_GARLIC_FLUSH_DONE__CP8_MASK 0x100
834#define GPU_GARLIC_FLUSH_DONE__CP8__SHIFT 0x8
835#define GPU_GARLIC_FLUSH_DONE__CP9_MASK 0x200
836#define GPU_GARLIC_FLUSH_DONE__CP9__SHIFT 0x9
837#define GPU_GARLIC_FLUSH_DONE__SDMA0_MASK 0x400
838#define GPU_GARLIC_FLUSH_DONE__SDMA0__SHIFT 0xa
839#define GPU_GARLIC_FLUSH_DONE__SDMA1_MASK 0x800
840#define GPU_GARLIC_FLUSH_DONE__SDMA1__SHIFT 0xb
841#define GPU_GARLIC_FLUSH_DONE__SDMA2_MASK 0x1000
842#define GPU_GARLIC_FLUSH_DONE__SDMA2__SHIFT 0xc
843#define GPU_GARLIC_FLUSH_DONE__SDMA3_MASK 0x2000
844#define GPU_GARLIC_FLUSH_DONE__SDMA3__SHIFT 0xd
845#define GARLIC_COHE_CP_RB0_WPTR__ADDRESS_MASK 0x7fffc
846#define GARLIC_COHE_CP_RB0_WPTR__ADDRESS__SHIFT 0x2
847#define GARLIC_COHE_CP_RB1_WPTR__ADDRESS_MASK 0x7fffc
848#define GARLIC_COHE_CP_RB1_WPTR__ADDRESS__SHIFT 0x2
849#define GARLIC_COHE_CP_RB2_WPTR__ADDRESS_MASK 0x7fffc
850#define GARLIC_COHE_CP_RB2_WPTR__ADDRESS__SHIFT 0x2
851#define GARLIC_COHE_UVD_RBC_RB_WPTR__ADDRESS_MASK 0x7fffc
852#define GARLIC_COHE_UVD_RBC_RB_WPTR__ADDRESS__SHIFT 0x2
853#define GARLIC_COHE_SDMA0_GFX_RB_WPTR__ADDRESS_MASK 0x7fffc
854#define GARLIC_COHE_SDMA0_GFX_RB_WPTR__ADDRESS__SHIFT 0x2
855#define GARLIC_COHE_SDMA1_GFX_RB_WPTR__ADDRESS_MASK 0x7fffc
856#define GARLIC_COHE_SDMA1_GFX_RB_WPTR__ADDRESS__SHIFT 0x2
857#define GARLIC_COHE_CP_DMA_ME_COMMAND__ADDRESS_MASK 0x7fffc
858#define GARLIC_COHE_CP_DMA_ME_COMMAND__ADDRESS__SHIFT 0x2
859#define GARLIC_COHE_CP_DMA_PFP_COMMAND__ADDRESS_MASK 0x7fffc
860#define GARLIC_COHE_CP_DMA_PFP_COMMAND__ADDRESS__SHIFT 0x2
861#define GARLIC_COHE_SAM_SAB_RBI_WPTR__ADDRESS_MASK 0x7fffc
862#define GARLIC_COHE_SAM_SAB_RBI_WPTR__ADDRESS__SHIFT 0x2
863#define GARLIC_COHE_SAM_SAB_RBO_WPTR__ADDRESS_MASK 0x7fffc
864#define GARLIC_COHE_SAM_SAB_RBO_WPTR__ADDRESS__SHIFT 0x2
865#define GARLIC_COHE_VCE_OUT_RB_WPTR__ADDRESS_MASK 0x7fffc
866#define GARLIC_COHE_VCE_OUT_RB_WPTR__ADDRESS__SHIFT 0x2
867#define GARLIC_COHE_VCE_RB_WPTR2__ADDRESS_MASK 0x7fffc
868#define GARLIC_COHE_VCE_RB_WPTR2__ADDRESS__SHIFT 0x2
869#define GARLIC_COHE_VCE_RB_WPTR__ADDRESS_MASK 0x7fffc
870#define GARLIC_COHE_VCE_RB_WPTR__ADDRESS__SHIFT 0x2
871#define GARLIC_COHE_SDMA2_GFX_RB_WPTR__ADDRESS_MASK 0x7fffc
872#define GARLIC_COHE_SDMA2_GFX_RB_WPTR__ADDRESS__SHIFT 0x2
873#define GARLIC_COHE_SDMA3_GFX_RB_WPTR__ADDRESS_MASK 0x7fffc
874#define GARLIC_COHE_SDMA3_GFX_RB_WPTR__ADDRESS__SHIFT 0x2
875#define GARLIC_COHE_CP_DMA_PIO_COMMAND__ADDRESS_MASK 0x7fffc
876#define GARLIC_COHE_CP_DMA_PIO_COMMAND__ADDRESS__SHIFT 0x2
877#define GARLIC_COHE_GARLIC_FLUSH_REQ__ADDRESS_MASK 0x7fffc
878#define GARLIC_COHE_GARLIC_FLUSH_REQ__ADDRESS__SHIFT 0x2
879#define REMAP_HDP_MEM_FLUSH_CNTL__ADDRESS_MASK 0x7fffc
880#define REMAP_HDP_MEM_FLUSH_CNTL__ADDRESS__SHIFT 0x2
881#define REMAP_HDP_REG_FLUSH_CNTL__ADDRESS_MASK 0x7fffc
882#define REMAP_HDP_REG_FLUSH_CNTL__ADDRESS__SHIFT 0x2
883#define BIOS_SCRATCH_0__BIOS_SCRATCH_0_MASK 0xffffffff
884#define BIOS_SCRATCH_0__BIOS_SCRATCH_0__SHIFT 0x0
885#define BIOS_SCRATCH_1__BIOS_SCRATCH_1_MASK 0xffffffff
886#define BIOS_SCRATCH_1__BIOS_SCRATCH_1__SHIFT 0x0
887#define BIOS_SCRATCH_2__BIOS_SCRATCH_2_MASK 0xffffffff
888#define BIOS_SCRATCH_2__BIOS_SCRATCH_2__SHIFT 0x0
889#define BIOS_SCRATCH_3__BIOS_SCRATCH_3_MASK 0xffffffff
890#define BIOS_SCRATCH_3__BIOS_SCRATCH_3__SHIFT 0x0
891#define BIOS_SCRATCH_4__BIOS_SCRATCH_4_MASK 0xffffffff
892#define BIOS_SCRATCH_4__BIOS_SCRATCH_4__SHIFT 0x0
893#define BIOS_SCRATCH_5__BIOS_SCRATCH_5_MASK 0xffffffff
894#define BIOS_SCRATCH_5__BIOS_SCRATCH_5__SHIFT 0x0
895#define BIOS_SCRATCH_6__BIOS_SCRATCH_6_MASK 0xffffffff
896#define BIOS_SCRATCH_6__BIOS_SCRATCH_6__SHIFT 0x0
897#define BIOS_SCRATCH_7__BIOS_SCRATCH_7_MASK 0xffffffff
898#define BIOS_SCRATCH_7__BIOS_SCRATCH_7__SHIFT 0x0
899#define BIOS_SCRATCH_8__BIOS_SCRATCH_8_MASK 0xffffffff
900#define BIOS_SCRATCH_8__BIOS_SCRATCH_8__SHIFT 0x0
901#define BIOS_SCRATCH_9__BIOS_SCRATCH_9_MASK 0xffffffff
902#define BIOS_SCRATCH_9__BIOS_SCRATCH_9__SHIFT 0x0
903#define BIOS_SCRATCH_10__BIOS_SCRATCH_10_MASK 0xffffffff
904#define BIOS_SCRATCH_10__BIOS_SCRATCH_10__SHIFT 0x0
905#define BIOS_SCRATCH_11__BIOS_SCRATCH_11_MASK 0xffffffff
906#define BIOS_SCRATCH_11__BIOS_SCRATCH_11__SHIFT 0x0
907#define BIOS_SCRATCH_12__BIOS_SCRATCH_12_MASK 0xffffffff
908#define BIOS_SCRATCH_12__BIOS_SCRATCH_12__SHIFT 0x0
909#define BIOS_SCRATCH_13__BIOS_SCRATCH_13_MASK 0xffffffff
910#define BIOS_SCRATCH_13__BIOS_SCRATCH_13__SHIFT 0x0
911#define BIOS_SCRATCH_14__BIOS_SCRATCH_14_MASK 0xffffffff
912#define BIOS_SCRATCH_14__BIOS_SCRATCH_14__SHIFT 0x0
913#define BIOS_SCRATCH_15__BIOS_SCRATCH_15_MASK 0xffffffff
914#define BIOS_SCRATCH_15__BIOS_SCRATCH_15__SHIFT 0x0
915#define BIF_RB_CNTL__RB_ENABLE_MASK 0x1
916#define BIF_RB_CNTL__RB_ENABLE__SHIFT 0x0
917#define BIF_RB_CNTL__RB_SIZE_MASK 0x3e
918#define BIF_RB_CNTL__RB_SIZE__SHIFT 0x1
919#define BIF_RB_CNTL__WPTR_WRITEBACK_ENABLE_MASK 0x100
920#define BIF_RB_CNTL__WPTR_WRITEBACK_ENABLE__SHIFT 0x8
921#define BIF_RB_CNTL__WPTR_WRITEBACK_TIMER_MASK 0x3e00
922#define BIF_RB_CNTL__WPTR_WRITEBACK_TIMER__SHIFT 0x9
923#define BIF_RB_CNTL__BIF_RB_TRAN_MASK 0x20000
924#define BIF_RB_CNTL__BIF_RB_TRAN__SHIFT 0x11
925#define BIF_RB_CNTL__WPTR_OVERFLOW_CLEAR_MASK 0x80000000
926#define BIF_RB_CNTL__WPTR_OVERFLOW_CLEAR__SHIFT 0x1f
927#define BIF_RB_BASE__ADDR_MASK 0xffffffff
928#define BIF_RB_BASE__ADDR__SHIFT 0x0
929#define BIF_RB_RPTR__OFFSET_MASK 0x3fffc
930#define BIF_RB_RPTR__OFFSET__SHIFT 0x2
931#define BIF_RB_WPTR__BIF_RB_OVERFLOW_MASK 0x1
932#define BIF_RB_WPTR__BIF_RB_OVERFLOW__SHIFT 0x0
933#define BIF_RB_WPTR__OFFSET_MASK 0x3fffc
934#define BIF_RB_WPTR__OFFSET__SHIFT 0x2
935#define BIF_RB_WPTR_ADDR_HI__ADDR_MASK 0xff
936#define BIF_RB_WPTR_ADDR_HI__ADDR__SHIFT 0x0
937#define BIF_RB_WPTR_ADDR_LO__ADDR_MASK 0xfffffffc
938#define BIF_RB_WPTR_ADDR_LO__ADDR__SHIFT 0x2
939#define VENDOR_ID__VENDOR_ID_MASK 0xffff
940#define VENDOR_ID__VENDOR_ID__SHIFT 0x0
941#define DEVICE_ID__DEVICE_ID_MASK 0xffff
942#define DEVICE_ID__DEVICE_ID__SHIFT 0x0
943#define COMMAND__IO_ACCESS_EN_MASK 0x1
944#define COMMAND__IO_ACCESS_EN__SHIFT 0x0
945#define COMMAND__MEM_ACCESS_EN_MASK 0x2
946#define COMMAND__MEM_ACCESS_EN__SHIFT 0x1
947#define COMMAND__BUS_MASTER_EN_MASK 0x4
948#define COMMAND__BUS_MASTER_EN__SHIFT 0x2
949#define COMMAND__SPECIAL_CYCLE_EN_MASK 0x8
950#define COMMAND__SPECIAL_CYCLE_EN__SHIFT 0x3
951#define COMMAND__MEM_WRITE_INVALIDATE_EN_MASK 0x10
952#define COMMAND__MEM_WRITE_INVALIDATE_EN__SHIFT 0x4
953#define COMMAND__PAL_SNOOP_EN_MASK 0x20
954#define COMMAND__PAL_SNOOP_EN__SHIFT 0x5
955#define COMMAND__PARITY_ERROR_RESPONSE_MASK 0x40
956#define COMMAND__PARITY_ERROR_RESPONSE__SHIFT 0x6
957#define COMMAND__AD_STEPPING_MASK 0x80
958#define COMMAND__AD_STEPPING__SHIFT 0x7
959#define COMMAND__SERR_EN_MASK 0x100
960#define COMMAND__SERR_EN__SHIFT 0x8
961#define COMMAND__FAST_B2B_EN_MASK 0x200
962#define COMMAND__FAST_B2B_EN__SHIFT 0x9
963#define COMMAND__INT_DIS_MASK 0x400
964#define COMMAND__INT_DIS__SHIFT 0xa
965#define STATUS__INT_STATUS_MASK 0x8
966#define STATUS__INT_STATUS__SHIFT 0x3
967#define STATUS__CAP_LIST_MASK 0x10
968#define STATUS__CAP_LIST__SHIFT 0x4
969#define STATUS__PCI_66_EN_MASK 0x20
970#define STATUS__PCI_66_EN__SHIFT 0x5
971#define STATUS__FAST_BACK_CAPABLE_MASK 0x80
972#define STATUS__FAST_BACK_CAPABLE__SHIFT 0x7
973#define STATUS__MASTER_DATA_PARITY_ERROR_MASK 0x100
974#define STATUS__MASTER_DATA_PARITY_ERROR__SHIFT 0x8
975#define STATUS__DEVSEL_TIMING_MASK 0x600
976#define STATUS__DEVSEL_TIMING__SHIFT 0x9
977#define STATUS__SIGNAL_TARGET_ABORT_MASK 0x800
978#define STATUS__SIGNAL_TARGET_ABORT__SHIFT 0xb
979#define STATUS__RECEIVED_TARGET_ABORT_MASK 0x1000
980#define STATUS__RECEIVED_TARGET_ABORT__SHIFT 0xc
981#define STATUS__RECEIVED_MASTER_ABORT_MASK 0x2000
982#define STATUS__RECEIVED_MASTER_ABORT__SHIFT 0xd
983#define STATUS__SIGNALED_SYSTEM_ERROR_MASK 0x4000
984#define STATUS__SIGNALED_SYSTEM_ERROR__SHIFT 0xe
985#define STATUS__PARITY_ERROR_DETECTED_MASK 0x8000
986#define STATUS__PARITY_ERROR_DETECTED__SHIFT 0xf
987#define REVISION_ID__MINOR_REV_ID_MASK 0xf
988#define REVISION_ID__MINOR_REV_ID__SHIFT 0x0
989#define REVISION_ID__MAJOR_REV_ID_MASK 0xf0
990#define REVISION_ID__MAJOR_REV_ID__SHIFT 0x4
991#define PROG_INTERFACE__PROG_INTERFACE_MASK 0xff
992#define PROG_INTERFACE__PROG_INTERFACE__SHIFT 0x0
993#define SUB_CLASS__SUB_CLASS_MASK 0xff
994#define SUB_CLASS__SUB_CLASS__SHIFT 0x0
995#define BASE_CLASS__BASE_CLASS_MASK 0xff
996#define BASE_CLASS__BASE_CLASS__SHIFT 0x0
997#define CACHE_LINE__CACHE_LINE_SIZE_MASK 0xff
998#define CACHE_LINE__CACHE_LINE_SIZE__SHIFT 0x0
999#define LATENCY__LATENCY_TIMER_MASK 0xff
1000#define LATENCY__LATENCY_TIMER__SHIFT 0x0
1001#define HEADER__HEADER_TYPE_MASK 0x7f
1002#define HEADER__HEADER_TYPE__SHIFT 0x0
1003#define HEADER__DEVICE_TYPE_MASK 0x80
1004#define HEADER__DEVICE_TYPE__SHIFT 0x7
1005#define BIST__BIST_COMP_MASK 0xf
1006#define BIST__BIST_COMP__SHIFT 0x0
1007#define BIST__BIST_STRT_MASK 0x40
1008#define BIST__BIST_STRT__SHIFT 0x6
1009#define BIST__BIST_CAP_MASK 0x80
1010#define BIST__BIST_CAP__SHIFT 0x7
1011#define BASE_ADDR_1__BASE_ADDR_MASK 0xffffffff
1012#define BASE_ADDR_1__BASE_ADDR__SHIFT 0x0
1013#define BASE_ADDR_2__BASE_ADDR_MASK 0xffffffff
1014#define BASE_ADDR_2__BASE_ADDR__SHIFT 0x0
1015#define BASE_ADDR_3__BASE_ADDR_MASK 0xffffffff
1016#define BASE_ADDR_3__BASE_ADDR__SHIFT 0x0
1017#define BASE_ADDR_4__BASE_ADDR_MASK 0xffffffff
1018#define BASE_ADDR_4__BASE_ADDR__SHIFT 0x0
1019#define BASE_ADDR_5__BASE_ADDR_MASK 0xffffffff
1020#define BASE_ADDR_5__BASE_ADDR__SHIFT 0x0
1021#define BASE_ADDR_6__BASE_ADDR_MASK 0xffffffff
1022#define BASE_ADDR_6__BASE_ADDR__SHIFT 0x0
1023#define ROM_BASE_ADDR__BASE_ADDR_MASK 0xffffffff
1024#define ROM_BASE_ADDR__BASE_ADDR__SHIFT 0x0
1025#define CAP_PTR__CAP_PTR_MASK 0xff
1026#define CAP_PTR__CAP_PTR__SHIFT 0x0
1027#define INTERRUPT_LINE__INTERRUPT_LINE_MASK 0xff
1028#define INTERRUPT_LINE__INTERRUPT_LINE__SHIFT 0x0
1029#define INTERRUPT_PIN__INTERRUPT_PIN_MASK 0xff
1030#define INTERRUPT_PIN__INTERRUPT_PIN__SHIFT 0x0
1031#define ADAPTER_ID__SUBSYSTEM_VENDOR_ID_MASK 0xffff
1032#define ADAPTER_ID__SUBSYSTEM_VENDOR_ID__SHIFT 0x0
1033#define ADAPTER_ID__SUBSYSTEM_ID_MASK 0xffff0000
1034#define ADAPTER_ID__SUBSYSTEM_ID__SHIFT 0x10
1035#define MIN_GRANT__MIN_GNT_MASK 0xff
1036#define MIN_GRANT__MIN_GNT__SHIFT 0x0
1037#define MAX_LATENCY__MAX_LAT_MASK 0xff
1038#define MAX_LATENCY__MAX_LAT__SHIFT 0x0
1039#define VENDOR_CAP_LIST__CAP_ID_MASK 0xff
1040#define VENDOR_CAP_LIST__CAP_ID__SHIFT 0x0
1041#define VENDOR_CAP_LIST__NEXT_PTR_MASK 0xff00
1042#define VENDOR_CAP_LIST__NEXT_PTR__SHIFT 0x8
1043#define VENDOR_CAP_LIST__LENGTH_MASK 0xff0000
1044#define VENDOR_CAP_LIST__LENGTH__SHIFT 0x10
1045#define ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID_MASK 0xffff
1046#define ADAPTER_ID_W__SUBSYSTEM_VENDOR_ID__SHIFT 0x0
1047#define ADAPTER_ID_W__SUBSYSTEM_ID_MASK 0xffff0000
1048#define ADAPTER_ID_W__SUBSYSTEM_ID__SHIFT 0x10
1049#define PMI_CAP_LIST__CAP_ID_MASK 0xff
1050#define PMI_CAP_LIST__CAP_ID__SHIFT 0x0
1051#define PMI_CAP_LIST__NEXT_PTR_MASK 0xff00
1052#define PMI_CAP_LIST__NEXT_PTR__SHIFT 0x8
1053#define PMI_CAP__VERSION_MASK 0x7
1054#define PMI_CAP__VERSION__SHIFT 0x0
1055#define PMI_CAP__PME_CLOCK_MASK 0x8
1056#define PMI_CAP__PME_CLOCK__SHIFT 0x3
1057#define PMI_CAP__DEV_SPECIFIC_INIT_MASK 0x20
1058#define PMI_CAP__DEV_SPECIFIC_INIT__SHIFT 0x5
1059#define PMI_CAP__AUX_CURRENT_MASK 0x1c0
1060#define PMI_CAP__AUX_CURRENT__SHIFT 0x6
1061#define PMI_CAP__D1_SUPPORT_MASK 0x200
1062#define PMI_CAP__D1_SUPPORT__SHIFT 0x9
1063#define PMI_CAP__D2_SUPPORT_MASK 0x400
1064#define PMI_CAP__D2_SUPPORT__SHIFT 0xa
1065#define PMI_CAP__PME_SUPPORT_MASK 0xf800
1066#define PMI_CAP__PME_SUPPORT__SHIFT 0xb
1067#define PMI_STATUS_CNTL__POWER_STATE_MASK 0x3
1068#define PMI_STATUS_CNTL__POWER_STATE__SHIFT 0x0
1069#define PMI_STATUS_CNTL__NO_SOFT_RESET_MASK 0x8
1070#define PMI_STATUS_CNTL__NO_SOFT_RESET__SHIFT 0x3
1071#define PMI_STATUS_CNTL__PME_EN_MASK 0x100
1072#define PMI_STATUS_CNTL__PME_EN__SHIFT 0x8
1073#define PMI_STATUS_CNTL__DATA_SELECT_MASK 0x1e00
1074#define PMI_STATUS_CNTL__DATA_SELECT__SHIFT 0x9
1075#define PMI_STATUS_CNTL__DATA_SCALE_MASK 0x6000
1076#define PMI_STATUS_CNTL__DATA_SCALE__SHIFT 0xd
1077#define PMI_STATUS_CNTL__PME_STATUS_MASK 0x8000
1078#define PMI_STATUS_CNTL__PME_STATUS__SHIFT 0xf
1079#define PMI_STATUS_CNTL__B2_B3_SUPPORT_MASK 0x400000
1080#define PMI_STATUS_CNTL__B2_B3_SUPPORT__SHIFT 0x16
1081#define PMI_STATUS_CNTL__BUS_PWR_EN_MASK 0x800000
1082#define PMI_STATUS_CNTL__BUS_PWR_EN__SHIFT 0x17
1083#define PMI_STATUS_CNTL__PMI_DATA_MASK 0xff000000
1084#define PMI_STATUS_CNTL__PMI_DATA__SHIFT 0x18
1085#define PCIE_CAP_LIST__CAP_ID_MASK 0xff
1086#define PCIE_CAP_LIST__CAP_ID__SHIFT 0x0
1087#define PCIE_CAP_LIST__NEXT_PTR_MASK 0xff00
1088#define PCIE_CAP_LIST__NEXT_PTR__SHIFT 0x8
1089#define PCIE_CAP__VERSION_MASK 0xf
1090#define PCIE_CAP__VERSION__SHIFT 0x0
1091#define PCIE_CAP__DEVICE_TYPE_MASK 0xf0
1092#define PCIE_CAP__DEVICE_TYPE__SHIFT 0x4
1093#define PCIE_CAP__SLOT_IMPLEMENTED_MASK 0x100
1094#define PCIE_CAP__SLOT_IMPLEMENTED__SHIFT 0x8
1095#define PCIE_CAP__INT_MESSAGE_NUM_MASK 0x3e00
1096#define PCIE_CAP__INT_MESSAGE_NUM__SHIFT 0x9
1097#define DEVICE_CAP__MAX_PAYLOAD_SUPPORT_MASK 0x7
1098#define DEVICE_CAP__MAX_PAYLOAD_SUPPORT__SHIFT 0x0
1099#define DEVICE_CAP__PHANTOM_FUNC_MASK 0x18
1100#define DEVICE_CAP__PHANTOM_FUNC__SHIFT 0x3
1101#define DEVICE_CAP__EXTENDED_TAG_MASK 0x20
1102#define DEVICE_CAP__EXTENDED_TAG__SHIFT 0x5
1103#define DEVICE_CAP__L0S_ACCEPTABLE_LATENCY_MASK 0x1c0
1104#define DEVICE_CAP__L0S_ACCEPTABLE_LATENCY__SHIFT 0x6
1105#define DEVICE_CAP__L1_ACCEPTABLE_LATENCY_MASK 0xe00
1106#define DEVICE_CAP__L1_ACCEPTABLE_LATENCY__SHIFT 0x9
1107#define DEVICE_CAP__ROLE_BASED_ERR_REPORTING_MASK 0x8000
1108#define DEVICE_CAP__ROLE_BASED_ERR_REPORTING__SHIFT 0xf
1109#define DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT_MASK 0x3fc0000
1110#define DEVICE_CAP__CAPTURED_SLOT_POWER_LIMIT__SHIFT 0x12
1111#define DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE_MASK 0xc000000
1112#define DEVICE_CAP__CAPTURED_SLOT_POWER_SCALE__SHIFT 0x1a
1113#define DEVICE_CAP__FLR_CAPABLE_MASK 0x10000000
1114#define DEVICE_CAP__FLR_CAPABLE__SHIFT 0x1c
1115#define DEVICE_CNTL__CORR_ERR_EN_MASK 0x1
1116#define DEVICE_CNTL__CORR_ERR_EN__SHIFT 0x0
1117#define DEVICE_CNTL__NON_FATAL_ERR_EN_MASK 0x2
1118#define DEVICE_CNTL__NON_FATAL_ERR_EN__SHIFT 0x1
1119#define DEVICE_CNTL__FATAL_ERR_EN_MASK 0x4
1120#define DEVICE_CNTL__FATAL_ERR_EN__SHIFT 0x2
1121#define DEVICE_CNTL__USR_REPORT_EN_MASK 0x8
1122#define DEVICE_CNTL__USR_REPORT_EN__SHIFT 0x3
1123#define DEVICE_CNTL__RELAXED_ORD_EN_MASK 0x10
1124#define DEVICE_CNTL__RELAXED_ORD_EN__SHIFT 0x4
1125#define DEVICE_CNTL__MAX_PAYLOAD_SIZE_MASK 0xe0
1126#define DEVICE_CNTL__MAX_PAYLOAD_SIZE__SHIFT 0x5
1127#define DEVICE_CNTL__EXTENDED_TAG_EN_MASK 0x100
1128#define DEVICE_CNTL__EXTENDED_TAG_EN__SHIFT 0x8
1129#define DEVICE_CNTL__PHANTOM_FUNC_EN_MASK 0x200
1130#define DEVICE_CNTL__PHANTOM_FUNC_EN__SHIFT 0x9
1131#define DEVICE_CNTL__AUX_POWER_PM_EN_MASK 0x400
1132#define DEVICE_CNTL__AUX_POWER_PM_EN__SHIFT 0xa
1133#define DEVICE_CNTL__NO_SNOOP_EN_MASK 0x800
1134#define DEVICE_CNTL__NO_SNOOP_EN__SHIFT 0xb
1135#define DEVICE_CNTL__MAX_READ_REQUEST_SIZE_MASK 0x7000
1136#define DEVICE_CNTL__MAX_READ_REQUEST_SIZE__SHIFT 0xc
1137#define DEVICE_CNTL__INITIATE_FLR_MASK 0x8000
1138#define DEVICE_CNTL__INITIATE_FLR__SHIFT 0xf
1139#define DEVICE_STATUS__CORR_ERR_MASK 0x1
1140#define DEVICE_STATUS__CORR_ERR__SHIFT 0x0
1141#define DEVICE_STATUS__NON_FATAL_ERR_MASK 0x2
1142#define DEVICE_STATUS__NON_FATAL_ERR__SHIFT 0x1
1143#define DEVICE_STATUS__FATAL_ERR_MASK 0x4
1144#define DEVICE_STATUS__FATAL_ERR__SHIFT 0x2
1145#define DEVICE_STATUS__USR_DETECTED_MASK 0x8
1146#define DEVICE_STATUS__USR_DETECTED__SHIFT 0x3
1147#define DEVICE_STATUS__AUX_PWR_MASK 0x10
1148#define DEVICE_STATUS__AUX_PWR__SHIFT 0x4
1149#define DEVICE_STATUS__TRANSACTIONS_PEND_MASK 0x20
1150#define DEVICE_STATUS__TRANSACTIONS_PEND__SHIFT 0x5
1151#define LINK_CAP__LINK_SPEED_MASK 0xf
1152#define LINK_CAP__LINK_SPEED__SHIFT 0x0
1153#define LINK_CAP__LINK_WIDTH_MASK 0x3f0
1154#define LINK_CAP__LINK_WIDTH__SHIFT 0x4
1155#define LINK_CAP__PM_SUPPORT_MASK 0xc00
1156#define LINK_CAP__PM_SUPPORT__SHIFT 0xa
1157#define LINK_CAP__L0S_EXIT_LATENCY_MASK 0x7000
1158#define LINK_CAP__L0S_EXIT_LATENCY__SHIFT 0xc
1159#define LINK_CAP__L1_EXIT_LATENCY_MASK 0x38000
1160#define LINK_CAP__L1_EXIT_LATENCY__SHIFT 0xf
1161#define LINK_CAP__CLOCK_POWER_MANAGEMENT_MASK 0x40000
1162#define LINK_CAP__CLOCK_POWER_MANAGEMENT__SHIFT 0x12
1163#define LINK_CAP__SURPRISE_DOWN_ERR_REPORTING_MASK 0x80000
1164#define LINK_CAP__SURPRISE_DOWN_ERR_REPORTING__SHIFT 0x13
1165#define LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE_MASK 0x100000
1166#define LINK_CAP__DL_ACTIVE_REPORTING_CAPABLE__SHIFT 0x14
1167#define LINK_CAP__LINK_BW_NOTIFICATION_CAP_MASK 0x200000
1168#define LINK_CAP__LINK_BW_NOTIFICATION_CAP__SHIFT 0x15
1169#define LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE_MASK 0x400000
1170#define LINK_CAP__ASPM_OPTIONALITY_COMPLIANCE__SHIFT 0x16
1171#define LINK_CAP__PORT_NUMBER_MASK 0xff000000
1172#define LINK_CAP__PORT_NUMBER__SHIFT 0x18
1173#define LINK_CNTL__PM_CONTROL_MASK 0x3
1174#define LINK_CNTL__PM_CONTROL__SHIFT 0x0
1175#define LINK_CNTL__READ_CPL_BOUNDARY_MASK 0x8
1176#define LINK_CNTL__READ_CPL_BOUNDARY__SHIFT 0x3
1177#define LINK_CNTL__LINK_DIS_MASK 0x10
1178#define LINK_CNTL__LINK_DIS__SHIFT 0x4
1179#define LINK_CNTL__RETRAIN_LINK_MASK 0x20
1180#define LINK_CNTL__RETRAIN_LINK__SHIFT 0x5
1181#define LINK_CNTL__COMMON_CLOCK_CFG_MASK 0x40
1182#define LINK_CNTL__COMMON_CLOCK_CFG__SHIFT 0x6
1183#define LINK_CNTL__EXTENDED_SYNC_MASK 0x80
1184#define LINK_CNTL__EXTENDED_SYNC__SHIFT 0x7
1185#define LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN_MASK 0x100
1186#define LINK_CNTL__CLOCK_POWER_MANAGEMENT_EN__SHIFT 0x8
1187#define LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE_MASK 0x200
1188#define LINK_CNTL__HW_AUTONOMOUS_WIDTH_DISABLE__SHIFT 0x9
1189#define LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN_MASK 0x400
1190#define LINK_CNTL__LINK_BW_MANAGEMENT_INT_EN__SHIFT 0xa
1191#define LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN_MASK 0x800
1192#define LINK_CNTL__LINK_AUTONOMOUS_BW_INT_EN__SHIFT 0xb
1193#define LINK_STATUS__CURRENT_LINK_SPEED_MASK 0xf
1194#define LINK_STATUS__CURRENT_LINK_SPEED__SHIFT 0x0
1195#define LINK_STATUS__NEGOTIATED_LINK_WIDTH_MASK 0x3f0
1196#define LINK_STATUS__NEGOTIATED_LINK_WIDTH__SHIFT 0x4
1197#define LINK_STATUS__LINK_TRAINING_MASK 0x800
1198#define LINK_STATUS__LINK_TRAINING__SHIFT 0xb
1199#define LINK_STATUS__SLOT_CLOCK_CFG_MASK 0x1000
1200#define LINK_STATUS__SLOT_CLOCK_CFG__SHIFT 0xc
1201#define LINK_STATUS__DL_ACTIVE_MASK 0x2000
1202#define LINK_STATUS__DL_ACTIVE__SHIFT 0xd
1203#define LINK_STATUS__LINK_BW_MANAGEMENT_STATUS_MASK 0x4000
1204#define LINK_STATUS__LINK_BW_MANAGEMENT_STATUS__SHIFT 0xe
1205#define LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS_MASK 0x8000
1206#define LINK_STATUS__LINK_AUTONOMOUS_BW_STATUS__SHIFT 0xf
1207#define DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED_MASK 0xf
1208#define DEVICE_CAP2__CPL_TIMEOUT_RANGE_SUPPORTED__SHIFT 0x0
1209#define DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED_MASK 0x10
1210#define DEVICE_CAP2__CPL_TIMEOUT_DIS_SUPPORTED__SHIFT 0x4
1211#define DEVICE_CAP2__ARI_FORWARDING_SUPPORTED_MASK 0x20
1212#define DEVICE_CAP2__ARI_FORWARDING_SUPPORTED__SHIFT 0x5
1213#define DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING_MASK 0x400
1214#define DEVICE_CAP2__NO_RO_ENABLED_P2P_PASSING__SHIFT 0xa
1215#define DEVICE_CAP2__LTR_SUPPORTED_MASK 0x800
1216#define DEVICE_CAP2__LTR_SUPPORTED__SHIFT 0xb
1217#define DEVICE_CAP2__TPH_CPLR_SUPPORTED_MASK 0x3000
1218#define DEVICE_CAP2__TPH_CPLR_SUPPORTED__SHIFT 0xc
1219#define DEVICE_CAP2__OBFF_SUPPORTED_MASK 0xc0000
1220#define DEVICE_CAP2__OBFF_SUPPORTED__SHIFT 0x12
1221#define DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED_MASK 0x100000
1222#define DEVICE_CAP2__EXTENDED_FMT_FIELD_SUPPORTED__SHIFT 0x14
1223#define DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED_MASK 0x200000
1224#define DEVICE_CAP2__END_END_TLP_PREFIX_SUPPORTED__SHIFT 0x15
1225#define DEVICE_CAP2__MAX_END_END_TLP_PREFIXES_MASK 0xc00000
1226#define DEVICE_CAP2__MAX_END_END_TLP_PREFIXES__SHIFT 0x16
1227#define DEVICE_CNTL2__CPL_TIMEOUT_VALUE_MASK 0xf
1228#define DEVICE_CNTL2__CPL_TIMEOUT_VALUE__SHIFT 0x0
1229#define DEVICE_CNTL2__CPL_TIMEOUT_DIS_MASK 0x10
1230#define DEVICE_CNTL2__CPL_TIMEOUT_DIS__SHIFT 0x4
1231#define DEVICE_CNTL2__ARI_FORWARDING_EN_MASK 0x20
1232#define DEVICE_CNTL2__ARI_FORWARDING_EN__SHIFT 0x5
1233#define DEVICE_CNTL2__IDO_REQUEST_ENABLE_MASK 0x100
1234#define DEVICE_CNTL2__IDO_REQUEST_ENABLE__SHIFT 0x8
1235#define DEVICE_CNTL2__IDO_COMPLETION_ENABLE_MASK 0x200
1236#define DEVICE_CNTL2__IDO_COMPLETION_ENABLE__SHIFT 0x9
1237#define DEVICE_CNTL2__LTR_EN_MASK 0x400
1238#define DEVICE_CNTL2__LTR_EN__SHIFT 0xa
1239#define DEVICE_CNTL2__OBFF_EN_MASK 0x6000
1240#define DEVICE_CNTL2__OBFF_EN__SHIFT 0xd
1241#define DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING_MASK 0x8000
1242#define DEVICE_CNTL2__END_END_TLP_PREFIX_BLOCKING__SHIFT 0xf
1243#define DEVICE_STATUS2__RESERVED_MASK 0xffff
1244#define DEVICE_STATUS2__RESERVED__SHIFT 0x0
1245#define LINK_CAP2__SUPPORTED_LINK_SPEED_MASK 0xfe
1246#define LINK_CAP2__SUPPORTED_LINK_SPEED__SHIFT 0x1
1247#define LINK_CAP2__CROSSLINK_SUPPORTED_MASK 0x100
1248#define LINK_CAP2__CROSSLINK_SUPPORTED__SHIFT 0x8
1249#define LINK_CAP2__RESERVED_MASK 0xfffffe00
1250#define LINK_CAP2__RESERVED__SHIFT 0x9
1251#define LINK_CNTL2__TARGET_LINK_SPEED_MASK 0xf
1252#define LINK_CNTL2__TARGET_LINK_SPEED__SHIFT 0x0
1253#define LINK_CNTL2__ENTER_COMPLIANCE_MASK 0x10
1254#define LINK_CNTL2__ENTER_COMPLIANCE__SHIFT 0x4
1255#define LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE_MASK 0x20
1256#define LINK_CNTL2__HW_AUTONOMOUS_SPEED_DISABLE__SHIFT 0x5
1257#define LINK_CNTL2__SELECTABLE_DEEMPHASIS_MASK 0x40
1258#define LINK_CNTL2__SELECTABLE_DEEMPHASIS__SHIFT 0x6
1259#define LINK_CNTL2__XMIT_MARGIN_MASK 0x380
1260#define LINK_CNTL2__XMIT_MARGIN__SHIFT 0x7
1261#define LINK_CNTL2__ENTER_MOD_COMPLIANCE_MASK 0x400
1262#define LINK_CNTL2__ENTER_MOD_COMPLIANCE__SHIFT 0xa
1263#define LINK_CNTL2__COMPLIANCE_SOS_MASK 0x800
1264#define LINK_CNTL2__COMPLIANCE_SOS__SHIFT 0xb
1265#define LINK_CNTL2__COMPLIANCE_DEEMPHASIS_MASK 0xf000
1266#define LINK_CNTL2__COMPLIANCE_DEEMPHASIS__SHIFT 0xc
1267#define LINK_STATUS2__CUR_DEEMPHASIS_LEVEL_MASK 0x1
1268#define LINK_STATUS2__CUR_DEEMPHASIS_LEVEL__SHIFT 0x0
1269#define LINK_STATUS2__EQUALIZATION_COMPLETE_MASK 0x2
1270#define LINK_STATUS2__EQUALIZATION_COMPLETE__SHIFT 0x1
1271#define LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS_MASK 0x4
1272#define LINK_STATUS2__EQUALIZATION_PHASE1_SUCCESS__SHIFT 0x2
1273#define LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS_MASK 0x8
1274#define LINK_STATUS2__EQUALIZATION_PHASE2_SUCCESS__SHIFT 0x3
1275#define LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS_MASK 0x10
1276#define LINK_STATUS2__EQUALIZATION_PHASE3_SUCCESS__SHIFT 0x4
1277#define LINK_STATUS2__LINK_EQUALIZATION_REQUEST_MASK 0x20
1278#define LINK_STATUS2__LINK_EQUALIZATION_REQUEST__SHIFT 0x5
1279#define MSI_CAP_LIST__CAP_ID_MASK 0xff
1280#define MSI_CAP_LIST__CAP_ID__SHIFT 0x0
1281#define MSI_CAP_LIST__NEXT_PTR_MASK 0xff00
1282#define MSI_CAP_LIST__NEXT_PTR__SHIFT 0x8
1283#define MSI_MSG_CNTL__MSI_EN_MASK 0x1
1284#define MSI_MSG_CNTL__MSI_EN__SHIFT 0x0
1285#define MSI_MSG_CNTL__MSI_MULTI_CAP_MASK 0xe
1286#define MSI_MSG_CNTL__MSI_MULTI_CAP__SHIFT 0x1
1287#define MSI_MSG_CNTL__MSI_MULTI_EN_MASK 0x70
1288#define MSI_MSG_CNTL__MSI_MULTI_EN__SHIFT 0x4
1289#define MSI_MSG_CNTL__MSI_64BIT_MASK 0x80
1290#define MSI_MSG_CNTL__MSI_64BIT__SHIFT 0x7
1291#define MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO_MASK 0xfffffffc
1292#define MSI_MSG_ADDR_LO__MSI_MSG_ADDR_LO__SHIFT 0x2
1293#define MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI_MASK 0xffffffff
1294#define MSI_MSG_ADDR_HI__MSI_MSG_ADDR_HI__SHIFT 0x0
1295#define MSI_MSG_DATA_64__MSI_DATA_64_MASK 0xffff
1296#define MSI_MSG_DATA_64__MSI_DATA_64__SHIFT 0x0
1297#define MSI_MSG_DATA__MSI_DATA_MASK 0xffff
1298#define MSI_MSG_DATA__MSI_DATA__SHIFT 0x0
1299#define PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1300#define PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1301#define PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1302#define PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1303#define PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1304#define PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1305#define PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID_MASK 0xffff
1306#define PCIE_VENDOR_SPECIFIC_HDR__VSEC_ID__SHIFT 0x0
1307#define PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV_MASK 0xf0000
1308#define PCIE_VENDOR_SPECIFIC_HDR__VSEC_REV__SHIFT 0x10
1309#define PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH_MASK 0xfff00000
1310#define PCIE_VENDOR_SPECIFIC_HDR__VSEC_LENGTH__SHIFT 0x14
1311#define PCIE_VENDOR_SPECIFIC1__SCRATCH_MASK 0xffffffff
1312#define PCIE_VENDOR_SPECIFIC1__SCRATCH__SHIFT 0x0
1313#define PCIE_VENDOR_SPECIFIC2__SCRATCH_MASK 0xffffffff
1314#define PCIE_VENDOR_SPECIFIC2__SCRATCH__SHIFT 0x0
1315#define PCIE_VC_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1316#define PCIE_VC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1317#define PCIE_VC_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1318#define PCIE_VC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1319#define PCIE_VC_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1320#define PCIE_VC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1321#define PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT_MASK 0x7
1322#define PCIE_PORT_VC_CAP_REG1__EXT_VC_COUNT__SHIFT 0x0
1323#define PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT_MASK 0x70
1324#define PCIE_PORT_VC_CAP_REG1__LOW_PRIORITY_EXT_VC_COUNT__SHIFT 0x4
1325#define PCIE_PORT_VC_CAP_REG1__REF_CLK_MASK 0x300
1326#define PCIE_PORT_VC_CAP_REG1__REF_CLK__SHIFT 0x8
1327#define PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE_MASK 0xc00
1328#define PCIE_PORT_VC_CAP_REG1__PORT_ARB_TABLE_ENTRY_SIZE__SHIFT 0xa
1329#define PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP_MASK 0xff
1330#define PCIE_PORT_VC_CAP_REG2__VC_ARB_CAP__SHIFT 0x0
1331#define PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET_MASK 0xff000000
1332#define PCIE_PORT_VC_CAP_REG2__VC_ARB_TABLE_OFFSET__SHIFT 0x18
1333#define PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE_MASK 0x1
1334#define PCIE_PORT_VC_CNTL__LOAD_VC_ARB_TABLE__SHIFT 0x0
1335#define PCIE_PORT_VC_CNTL__VC_ARB_SELECT_MASK 0xe
1336#define PCIE_PORT_VC_CNTL__VC_ARB_SELECT__SHIFT 0x1
1337#define PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS_MASK 0x1
1338#define PCIE_PORT_VC_STATUS__VC_ARB_TABLE_STATUS__SHIFT 0x0
1339#define PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP_MASK 0xff
1340#define PCIE_VC0_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0
1341#define PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x8000
1342#define PCIE_VC0_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf
1343#define PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x3f0000
1344#define PCIE_VC0_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10
1345#define PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xff000000
1346#define PCIE_VC0_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18
1347#define PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x1
1348#define PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0
1349#define PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0xfe
1350#define PCIE_VC0_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1
1351#define PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x10000
1352#define PCIE_VC0_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10
1353#define PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0xe0000
1354#define PCIE_VC0_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11
1355#define PCIE_VC0_RESOURCE_CNTL__VC_ID_MASK 0x7000000
1356#define PCIE_VC0_RESOURCE_CNTL__VC_ID__SHIFT 0x18
1357#define PCIE_VC0_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000
1358#define PCIE_VC0_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f
1359#define PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x1
1360#define PCIE_VC0_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0
1361#define PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x2
1362#define PCIE_VC0_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1
1363#define PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP_MASK 0xff
1364#define PCIE_VC1_RESOURCE_CAP__PORT_ARB_CAP__SHIFT 0x0
1365#define PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS_MASK 0x8000
1366#define PCIE_VC1_RESOURCE_CAP__REJECT_SNOOP_TRANS__SHIFT 0xf
1367#define PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS_MASK 0x3f0000
1368#define PCIE_VC1_RESOURCE_CAP__MAX_TIME_SLOTS__SHIFT 0x10
1369#define PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET_MASK 0xff000000
1370#define PCIE_VC1_RESOURCE_CAP__PORT_ARB_TABLE_OFFSET__SHIFT 0x18
1371#define PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0_MASK 0x1
1372#define PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC0__SHIFT 0x0
1373#define PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7_MASK 0xfe
1374#define PCIE_VC1_RESOURCE_CNTL__TC_VC_MAP_TC1_7__SHIFT 0x1
1375#define PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE_MASK 0x10000
1376#define PCIE_VC1_RESOURCE_CNTL__LOAD_PORT_ARB_TABLE__SHIFT 0x10
1377#define PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT_MASK 0xe0000
1378#define PCIE_VC1_RESOURCE_CNTL__PORT_ARB_SELECT__SHIFT 0x11
1379#define PCIE_VC1_RESOURCE_CNTL__VC_ID_MASK 0x7000000
1380#define PCIE_VC1_RESOURCE_CNTL__VC_ID__SHIFT 0x18
1381#define PCIE_VC1_RESOURCE_CNTL__VC_ENABLE_MASK 0x80000000
1382#define PCIE_VC1_RESOURCE_CNTL__VC_ENABLE__SHIFT 0x1f
1383#define PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS_MASK 0x1
1384#define PCIE_VC1_RESOURCE_STATUS__PORT_ARB_TABLE_STATUS__SHIFT 0x0
1385#define PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING_MASK 0x2
1386#define PCIE_VC1_RESOURCE_STATUS__VC_NEGOTIATION_PENDING__SHIFT 0x1
1387#define PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1388#define PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1389#define PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1390#define PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1391#define PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1392#define PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1393#define PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO_MASK 0xffffffff
1394#define PCIE_DEV_SERIAL_NUM_DW1__SERIAL_NUMBER_LO__SHIFT 0x0
1395#define PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI_MASK 0xffffffff
1396#define PCIE_DEV_SERIAL_NUM_DW2__SERIAL_NUMBER_HI__SHIFT 0x0
1397#define PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1398#define PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1399#define PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1400#define PCIE_ADV_ERR_RPT_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1401#define PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1402#define PCIE_ADV_ERR_RPT_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1403#define PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS_MASK 0x10
1404#define PCIE_UNCORR_ERR_STATUS__DLP_ERR_STATUS__SHIFT 0x4
1405#define PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS_MASK 0x20
1406#define PCIE_UNCORR_ERR_STATUS__SURPDN_ERR_STATUS__SHIFT 0x5
1407#define PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS_MASK 0x1000
1408#define PCIE_UNCORR_ERR_STATUS__PSN_ERR_STATUS__SHIFT 0xc
1409#define PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS_MASK 0x2000
1410#define PCIE_UNCORR_ERR_STATUS__FC_ERR_STATUS__SHIFT 0xd
1411#define PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS_MASK 0x4000
1412#define PCIE_UNCORR_ERR_STATUS__CPL_TIMEOUT_STATUS__SHIFT 0xe
1413#define PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS_MASK 0x8000
1414#define PCIE_UNCORR_ERR_STATUS__CPL_ABORT_ERR_STATUS__SHIFT 0xf
1415#define PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS_MASK 0x10000
1416#define PCIE_UNCORR_ERR_STATUS__UNEXP_CPL_STATUS__SHIFT 0x10
1417#define PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS_MASK 0x20000
1418#define PCIE_UNCORR_ERR_STATUS__RCV_OVFL_STATUS__SHIFT 0x11
1419#define PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS_MASK 0x40000
1420#define PCIE_UNCORR_ERR_STATUS__MAL_TLP_STATUS__SHIFT 0x12
1421#define PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS_MASK 0x80000
1422#define PCIE_UNCORR_ERR_STATUS__ECRC_ERR_STATUS__SHIFT 0x13
1423#define PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS_MASK 0x100000
1424#define PCIE_UNCORR_ERR_STATUS__UNSUPP_REQ_ERR_STATUS__SHIFT 0x14
1425#define PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS_MASK 0x200000
1426#define PCIE_UNCORR_ERR_STATUS__ACS_VIOLATION_STATUS__SHIFT 0x15
1427#define PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS_MASK 0x400000
1428#define PCIE_UNCORR_ERR_STATUS__UNCORR_INT_ERR_STATUS__SHIFT 0x16
1429#define PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS_MASK 0x800000
1430#define PCIE_UNCORR_ERR_STATUS__MC_BLOCKED_TLP_STATUS__SHIFT 0x17
1431#define PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS_MASK 0x1000000
1432#define PCIE_UNCORR_ERR_STATUS__ATOMICOP_EGRESS_BLOCKED_STATUS__SHIFT 0x18
1433#define PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS_MASK 0x2000000
1434#define PCIE_UNCORR_ERR_STATUS__TLP_PREFIX_BLOCKED_ERR_STATUS__SHIFT 0x19
1435#define PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK_MASK 0x10
1436#define PCIE_UNCORR_ERR_MASK__DLP_ERR_MASK__SHIFT 0x4
1437#define PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK_MASK 0x20
1438#define PCIE_UNCORR_ERR_MASK__SURPDN_ERR_MASK__SHIFT 0x5
1439#define PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK_MASK 0x1000
1440#define PCIE_UNCORR_ERR_MASK__PSN_ERR_MASK__SHIFT 0xc
1441#define PCIE_UNCORR_ERR_MASK__FC_ERR_MASK_MASK 0x2000
1442#define PCIE_UNCORR_ERR_MASK__FC_ERR_MASK__SHIFT 0xd
1443#define PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK_MASK 0x4000
1444#define PCIE_UNCORR_ERR_MASK__CPL_TIMEOUT_MASK__SHIFT 0xe
1445#define PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK_MASK 0x8000
1446#define PCIE_UNCORR_ERR_MASK__CPL_ABORT_ERR_MASK__SHIFT 0xf
1447#define PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK_MASK 0x10000
1448#define PCIE_UNCORR_ERR_MASK__UNEXP_CPL_MASK__SHIFT 0x10
1449#define PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK_MASK 0x20000
1450#define PCIE_UNCORR_ERR_MASK__RCV_OVFL_MASK__SHIFT 0x11
1451#define PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK_MASK 0x40000
1452#define PCIE_UNCORR_ERR_MASK__MAL_TLP_MASK__SHIFT 0x12
1453#define PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK_MASK 0x80000
1454#define PCIE_UNCORR_ERR_MASK__ECRC_ERR_MASK__SHIFT 0x13
1455#define PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK_MASK 0x100000
1456#define PCIE_UNCORR_ERR_MASK__UNSUPP_REQ_ERR_MASK__SHIFT 0x14
1457#define PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK_MASK 0x200000
1458#define PCIE_UNCORR_ERR_MASK__ACS_VIOLATION_MASK__SHIFT 0x15
1459#define PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK_MASK 0x400000
1460#define PCIE_UNCORR_ERR_MASK__UNCORR_INT_ERR_MASK__SHIFT 0x16
1461#define PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK_MASK 0x800000
1462#define PCIE_UNCORR_ERR_MASK__MC_BLOCKED_TLP_MASK__SHIFT 0x17
1463#define PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK_MASK 0x1000000
1464#define PCIE_UNCORR_ERR_MASK__ATOMICOP_EGRESS_BLOCKED_MASK__SHIFT 0x18
1465#define PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK_MASK 0x2000000
1466#define PCIE_UNCORR_ERR_MASK__TLP_PREFIX_BLOCKED_ERR_MASK__SHIFT 0x19
1467#define PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY_MASK 0x10
1468#define PCIE_UNCORR_ERR_SEVERITY__DLP_ERR_SEVERITY__SHIFT 0x4
1469#define PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY_MASK 0x20
1470#define PCIE_UNCORR_ERR_SEVERITY__SURPDN_ERR_SEVERITY__SHIFT 0x5
1471#define PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY_MASK 0x1000
1472#define PCIE_UNCORR_ERR_SEVERITY__PSN_ERR_SEVERITY__SHIFT 0xc
1473#define PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY_MASK 0x2000
1474#define PCIE_UNCORR_ERR_SEVERITY__FC_ERR_SEVERITY__SHIFT 0xd
1475#define PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY_MASK 0x4000
1476#define PCIE_UNCORR_ERR_SEVERITY__CPL_TIMEOUT_SEVERITY__SHIFT 0xe
1477#define PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY_MASK 0x8000
1478#define PCIE_UNCORR_ERR_SEVERITY__CPL_ABORT_ERR_SEVERITY__SHIFT 0xf
1479#define PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY_MASK 0x10000
1480#define PCIE_UNCORR_ERR_SEVERITY__UNEXP_CPL_SEVERITY__SHIFT 0x10
1481#define PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY_MASK 0x20000
1482#define PCIE_UNCORR_ERR_SEVERITY__RCV_OVFL_SEVERITY__SHIFT 0x11
1483#define PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY_MASK 0x40000
1484#define PCIE_UNCORR_ERR_SEVERITY__MAL_TLP_SEVERITY__SHIFT 0x12
1485#define PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY_MASK 0x80000
1486#define PCIE_UNCORR_ERR_SEVERITY__ECRC_ERR_SEVERITY__SHIFT 0x13
1487#define PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY_MASK 0x100000
1488#define PCIE_UNCORR_ERR_SEVERITY__UNSUPP_REQ_ERR_SEVERITY__SHIFT 0x14
1489#define PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY_MASK 0x200000
1490#define PCIE_UNCORR_ERR_SEVERITY__ACS_VIOLATION_SEVERITY__SHIFT 0x15
1491#define PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY_MASK 0x400000
1492#define PCIE_UNCORR_ERR_SEVERITY__UNCORR_INT_ERR_SEVERITY__SHIFT 0x16
1493#define PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY_MASK 0x800000
1494#define PCIE_UNCORR_ERR_SEVERITY__MC_BLOCKED_TLP_SEVERITY__SHIFT 0x17
1495#define PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY_MASK 0x1000000
1496#define PCIE_UNCORR_ERR_SEVERITY__ATOMICOP_EGRESS_BLOCKED_SEVERITY__SHIFT 0x18
1497#define PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY_MASK 0x2000000
1498#define PCIE_UNCORR_ERR_SEVERITY__TLP_PREFIX_BLOCKED_ERR_SEVERITY__SHIFT 0x19
1499#define PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS_MASK 0x1
1500#define PCIE_CORR_ERR_STATUS__RCV_ERR_STATUS__SHIFT 0x0
1501#define PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS_MASK 0x40
1502#define PCIE_CORR_ERR_STATUS__BAD_TLP_STATUS__SHIFT 0x6
1503#define PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS_MASK 0x80
1504#define PCIE_CORR_ERR_STATUS__BAD_DLLP_STATUS__SHIFT 0x7
1505#define PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS_MASK 0x100
1506#define PCIE_CORR_ERR_STATUS__REPLAY_NUM_ROLLOVER_STATUS__SHIFT 0x8
1507#define PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS_MASK 0x1000
1508#define PCIE_CORR_ERR_STATUS__REPLAY_TIMER_TIMEOUT_STATUS__SHIFT 0xc
1509#define PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS_MASK 0x2000
1510#define PCIE_CORR_ERR_STATUS__ADVISORY_NONFATAL_ERR_STATUS__SHIFT 0xd
1511#define PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS_MASK 0x4000
1512#define PCIE_CORR_ERR_STATUS__CORR_INT_ERR_STATUS__SHIFT 0xe
1513#define PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS_MASK 0x8000
1514#define PCIE_CORR_ERR_STATUS__HDR_LOG_OVFL_STATUS__SHIFT 0xf
1515#define PCIE_CORR_ERR_MASK__RCV_ERR_MASK_MASK 0x1
1516#define PCIE_CORR_ERR_MASK__RCV_ERR_MASK__SHIFT 0x0
1517#define PCIE_CORR_ERR_MASK__BAD_TLP_MASK_MASK 0x40
1518#define PCIE_CORR_ERR_MASK__BAD_TLP_MASK__SHIFT 0x6
1519#define PCIE_CORR_ERR_MASK__BAD_DLLP_MASK_MASK 0x80
1520#define PCIE_CORR_ERR_MASK__BAD_DLLP_MASK__SHIFT 0x7
1521#define PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK_MASK 0x100
1522#define PCIE_CORR_ERR_MASK__REPLAY_NUM_ROLLOVER_MASK__SHIFT 0x8
1523#define PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK_MASK 0x1000
1524#define PCIE_CORR_ERR_MASK__REPLAY_TIMER_TIMEOUT_MASK__SHIFT 0xc
1525#define PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK_MASK 0x2000
1526#define PCIE_CORR_ERR_MASK__ADVISORY_NONFATAL_ERR_MASK__SHIFT 0xd
1527#define PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK_MASK 0x4000
1528#define PCIE_CORR_ERR_MASK__CORR_INT_ERR_MASK__SHIFT 0xe
1529#define PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK_MASK 0x8000
1530#define PCIE_CORR_ERR_MASK__HDR_LOG_OVFL_MASK__SHIFT 0xf
1531#define PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR_MASK 0x1f
1532#define PCIE_ADV_ERR_CAP_CNTL__FIRST_ERR_PTR__SHIFT 0x0
1533#define PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP_MASK 0x20
1534#define PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_CAP__SHIFT 0x5
1535#define PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN_MASK 0x40
1536#define PCIE_ADV_ERR_CAP_CNTL__ECRC_GEN_EN__SHIFT 0x6
1537#define PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP_MASK 0x80
1538#define PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_CAP__SHIFT 0x7
1539#define PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN_MASK 0x100
1540#define PCIE_ADV_ERR_CAP_CNTL__ECRC_CHECK_EN__SHIFT 0x8
1541#define PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP_MASK 0x200
1542#define PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_CAP__SHIFT 0x9
1543#define PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN_MASK 0x400
1544#define PCIE_ADV_ERR_CAP_CNTL__MULTI_HDR_RECD_EN__SHIFT 0xa
1545#define PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT_MASK 0x800
1546#define PCIE_ADV_ERR_CAP_CNTL__TLP_PREFIX_LOG_PRESENT__SHIFT 0xb
1547#define PCIE_HDR_LOG0__TLP_HDR_MASK 0xffffffff
1548#define PCIE_HDR_LOG0__TLP_HDR__SHIFT 0x0
1549#define PCIE_HDR_LOG1__TLP_HDR_MASK 0xffffffff
1550#define PCIE_HDR_LOG1__TLP_HDR__SHIFT 0x0
1551#define PCIE_HDR_LOG2__TLP_HDR_MASK 0xffffffff
1552#define PCIE_HDR_LOG2__TLP_HDR__SHIFT 0x0
1553#define PCIE_HDR_LOG3__TLP_HDR_MASK 0xffffffff
1554#define PCIE_HDR_LOG3__TLP_HDR__SHIFT 0x0
1555#define PCIE_TLP_PREFIX_LOG0__TLP_PREFIX_MASK 0xffffffff
1556#define PCIE_TLP_PREFIX_LOG0__TLP_PREFIX__SHIFT 0x0
1557#define PCIE_TLP_PREFIX_LOG1__TLP_PREFIX_MASK 0xffffffff
1558#define PCIE_TLP_PREFIX_LOG1__TLP_PREFIX__SHIFT 0x0
1559#define PCIE_TLP_PREFIX_LOG2__TLP_PREFIX_MASK 0xffffffff
1560#define PCIE_TLP_PREFIX_LOG2__TLP_PREFIX__SHIFT 0x0
1561#define PCIE_TLP_PREFIX_LOG3__TLP_PREFIX_MASK 0xffffffff
1562#define PCIE_TLP_PREFIX_LOG3__TLP_PREFIX__SHIFT 0x0
1563#define PCIE_BAR_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1564#define PCIE_BAR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1565#define PCIE_BAR_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1566#define PCIE_BAR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1567#define PCIE_BAR_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1568#define PCIE_BAR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1569#define PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED_MASK 0xfffff0
1570#define PCIE_BAR1_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4
1571#define PCIE_BAR1_CNTL__BAR_INDEX_MASK 0x7
1572#define PCIE_BAR1_CNTL__BAR_INDEX__SHIFT 0x0
1573#define PCIE_BAR1_CNTL__BAR_TOTAL_NUM_MASK 0xe0
1574#define PCIE_BAR1_CNTL__BAR_TOTAL_NUM__SHIFT 0x5
1575#define PCIE_BAR1_CNTL__BAR_SIZE_MASK 0x1f00
1576#define PCIE_BAR1_CNTL__BAR_SIZE__SHIFT 0x8
1577#define PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED_MASK 0xfffff0
1578#define PCIE_BAR2_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4
1579#define PCIE_BAR2_CNTL__BAR_INDEX_MASK 0x7
1580#define PCIE_BAR2_CNTL__BAR_INDEX__SHIFT 0x0
1581#define PCIE_BAR2_CNTL__BAR_TOTAL_NUM_MASK 0xe0
1582#define PCIE_BAR2_CNTL__BAR_TOTAL_NUM__SHIFT 0x5
1583#define PCIE_BAR2_CNTL__BAR_SIZE_MASK 0x1f00
1584#define PCIE_BAR2_CNTL__BAR_SIZE__SHIFT 0x8
1585#define PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED_MASK 0xfffff0
1586#define PCIE_BAR3_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4
1587#define PCIE_BAR3_CNTL__BAR_INDEX_MASK 0x7
1588#define PCIE_BAR3_CNTL__BAR_INDEX__SHIFT 0x0
1589#define PCIE_BAR3_CNTL__BAR_TOTAL_NUM_MASK 0xe0
1590#define PCIE_BAR3_CNTL__BAR_TOTAL_NUM__SHIFT 0x5
1591#define PCIE_BAR3_CNTL__BAR_SIZE_MASK 0x1f00
1592#define PCIE_BAR3_CNTL__BAR_SIZE__SHIFT 0x8
1593#define PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED_MASK 0xfffff0
1594#define PCIE_BAR4_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4
1595#define PCIE_BAR4_CNTL__BAR_INDEX_MASK 0x7
1596#define PCIE_BAR4_CNTL__BAR_INDEX__SHIFT 0x0
1597#define PCIE_BAR4_CNTL__BAR_TOTAL_NUM_MASK 0xe0
1598#define PCIE_BAR4_CNTL__BAR_TOTAL_NUM__SHIFT 0x5
1599#define PCIE_BAR4_CNTL__BAR_SIZE_MASK 0x1f00
1600#define PCIE_BAR4_CNTL__BAR_SIZE__SHIFT 0x8
1601#define PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED_MASK 0xfffff0
1602#define PCIE_BAR5_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4
1603#define PCIE_BAR5_CNTL__BAR_INDEX_MASK 0x7
1604#define PCIE_BAR5_CNTL__BAR_INDEX__SHIFT 0x0
1605#define PCIE_BAR5_CNTL__BAR_TOTAL_NUM_MASK 0xe0
1606#define PCIE_BAR5_CNTL__BAR_TOTAL_NUM__SHIFT 0x5
1607#define PCIE_BAR5_CNTL__BAR_SIZE_MASK 0x1f00
1608#define PCIE_BAR5_CNTL__BAR_SIZE__SHIFT 0x8
1609#define PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED_MASK 0xfffff0
1610#define PCIE_BAR6_CAP__BAR_SIZE_SUPPORTED__SHIFT 0x4
1611#define PCIE_BAR6_CNTL__BAR_INDEX_MASK 0x7
1612#define PCIE_BAR6_CNTL__BAR_INDEX__SHIFT 0x0
1613#define PCIE_BAR6_CNTL__BAR_TOTAL_NUM_MASK 0xe0
1614#define PCIE_BAR6_CNTL__BAR_TOTAL_NUM__SHIFT 0x5
1615#define PCIE_BAR6_CNTL__BAR_SIZE_MASK 0x1f00
1616#define PCIE_BAR6_CNTL__BAR_SIZE__SHIFT 0x8
1617#define PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1618#define PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1619#define PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1620#define PCIE_PWR_BUDGET_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1621#define PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1622#define PCIE_PWR_BUDGET_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1623#define PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT_MASK 0xff
1624#define PCIE_PWR_BUDGET_DATA_SELECT__DATA_SELECT__SHIFT 0x0
1625#define PCIE_PWR_BUDGET_DATA__BASE_POWER_MASK 0xff
1626#define PCIE_PWR_BUDGET_DATA__BASE_POWER__SHIFT 0x0
1627#define PCIE_PWR_BUDGET_DATA__DATA_SCALE_MASK 0x300
1628#define PCIE_PWR_BUDGET_DATA__DATA_SCALE__SHIFT 0x8
1629#define PCIE_PWR_BUDGET_DATA__PM_SUB_STATE_MASK 0x1c00
1630#define PCIE_PWR_BUDGET_DATA__PM_SUB_STATE__SHIFT 0xa
1631#define PCIE_PWR_BUDGET_DATA__PM_STATE_MASK 0x6000
1632#define PCIE_PWR_BUDGET_DATA__PM_STATE__SHIFT 0xd
1633#define PCIE_PWR_BUDGET_DATA__TYPE_MASK 0x38000
1634#define PCIE_PWR_BUDGET_DATA__TYPE__SHIFT 0xf
1635#define PCIE_PWR_BUDGET_DATA__POWER_RAIL_MASK 0x1c0000
1636#define PCIE_PWR_BUDGET_DATA__POWER_RAIL__SHIFT 0x12
1637#define PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED_MASK 0x1
1638#define PCIE_PWR_BUDGET_CAP__SYSTEM_ALLOCATED__SHIFT 0x0
1639#define PCIE_DPA_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1640#define PCIE_DPA_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1641#define PCIE_DPA_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1642#define PCIE_DPA_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1643#define PCIE_DPA_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1644#define PCIE_DPA_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1645#define PCIE_DPA_CAP__SUBSTATE_MAX_MASK 0x1f
1646#define PCIE_DPA_CAP__SUBSTATE_MAX__SHIFT 0x0
1647#define PCIE_DPA_CAP__TRANS_LAT_UNIT_MASK 0x300
1648#define PCIE_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8
1649#define PCIE_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x3000
1650#define PCIE_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc
1651#define PCIE_DPA_CAP__TRANS_LAT_VAL_0_MASK 0xff0000
1652#define PCIE_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10
1653#define PCIE_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xff000000
1654#define PCIE_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18
1655#define PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0xff
1656#define PCIE_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0
1657#define PCIE_DPA_STATUS__SUBSTATE_STATUS_MASK 0x1f
1658#define PCIE_DPA_STATUS__SUBSTATE_STATUS__SHIFT 0x0
1659#define PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED_MASK 0x100
1660#define PCIE_DPA_STATUS__SUBSTATE_CNTL_ENABLED__SHIFT 0x8
1661#define PCIE_DPA_CNTL__SUBSTATE_CNTL_MASK 0x1f
1662#define PCIE_DPA_CNTL__SUBSTATE_CNTL__SHIFT 0x0
1663#define PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xff
1664#define PCIE_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0
1665#define PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xff
1666#define PCIE_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0
1667#define PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xff
1668#define PCIE_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0
1669#define PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xff
1670#define PCIE_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0
1671#define PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xff
1672#define PCIE_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0
1673#define PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xff
1674#define PCIE_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0
1675#define PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xff
1676#define PCIE_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0
1677#define PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xff
1678#define PCIE_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0
1679#define PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1680#define PCIE_SECONDARY_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1681#define PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1682#define PCIE_SECONDARY_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1683#define PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1684#define PCIE_SECONDARY_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1685#define PCIE_LINK_CNTL3__PERFORM_EQUALIZATION_MASK 0x1
1686#define PCIE_LINK_CNTL3__PERFORM_EQUALIZATION__SHIFT 0x0
1687#define PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN_MASK 0x2
1688#define PCIE_LINK_CNTL3__LINK_EQUALIZATION_REQ_INT_EN__SHIFT 0x1
1689#define PCIE_LINK_CNTL3__RESERVED_MASK 0xfffffffc
1690#define PCIE_LINK_CNTL3__RESERVED__SHIFT 0x2
1691#define PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS_MASK 0xffff
1692#define PCIE_LANE_ERROR_STATUS__LANE_ERROR_STATUS_BITS__SHIFT 0x0
1693#define PCIE_LANE_ERROR_STATUS__RESERVED_MASK 0xffff0000
1694#define PCIE_LANE_ERROR_STATUS__RESERVED__SHIFT 0x10
1695#define PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1696#define PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1697#define PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1698#define PCIE_LANE_0_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1699#define PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1700#define PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1701#define PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1702#define PCIE_LANE_0_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1703#define PCIE_LANE_0_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1704#define PCIE_LANE_0_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1705#define PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1706#define PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1707#define PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1708#define PCIE_LANE_1_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1709#define PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1710#define PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1711#define PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1712#define PCIE_LANE_1_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1713#define PCIE_LANE_1_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1714#define PCIE_LANE_1_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1715#define PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1716#define PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1717#define PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1718#define PCIE_LANE_2_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1719#define PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1720#define PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1721#define PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1722#define PCIE_LANE_2_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1723#define PCIE_LANE_2_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1724#define PCIE_LANE_2_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1725#define PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1726#define PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1727#define PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1728#define PCIE_LANE_3_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1729#define PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1730#define PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1731#define PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1732#define PCIE_LANE_3_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1733#define PCIE_LANE_3_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1734#define PCIE_LANE_3_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1735#define PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1736#define PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1737#define PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1738#define PCIE_LANE_4_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1739#define PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1740#define PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1741#define PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1742#define PCIE_LANE_4_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1743#define PCIE_LANE_4_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1744#define PCIE_LANE_4_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1745#define PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1746#define PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1747#define PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1748#define PCIE_LANE_5_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1749#define PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1750#define PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1751#define PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1752#define PCIE_LANE_5_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1753#define PCIE_LANE_5_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1754#define PCIE_LANE_5_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1755#define PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1756#define PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1757#define PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1758#define PCIE_LANE_6_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1759#define PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1760#define PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1761#define PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1762#define PCIE_LANE_6_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1763#define PCIE_LANE_6_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1764#define PCIE_LANE_6_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1765#define PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1766#define PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1767#define PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1768#define PCIE_LANE_7_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1769#define PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1770#define PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1771#define PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1772#define PCIE_LANE_7_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1773#define PCIE_LANE_7_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1774#define PCIE_LANE_7_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1775#define PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1776#define PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1777#define PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1778#define PCIE_LANE_8_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1779#define PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1780#define PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1781#define PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1782#define PCIE_LANE_8_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1783#define PCIE_LANE_8_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1784#define PCIE_LANE_8_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1785#define PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1786#define PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1787#define PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1788#define PCIE_LANE_9_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1789#define PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1790#define PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1791#define PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1792#define PCIE_LANE_9_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1793#define PCIE_LANE_9_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1794#define PCIE_LANE_9_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1795#define PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1796#define PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1797#define PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1798#define PCIE_LANE_10_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1799#define PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1800#define PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1801#define PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1802#define PCIE_LANE_10_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1803#define PCIE_LANE_10_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1804#define PCIE_LANE_10_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1805#define PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1806#define PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1807#define PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1808#define PCIE_LANE_11_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1809#define PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1810#define PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1811#define PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1812#define PCIE_LANE_11_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1813#define PCIE_LANE_11_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1814#define PCIE_LANE_11_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1815#define PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1816#define PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1817#define PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1818#define PCIE_LANE_12_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1819#define PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1820#define PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1821#define PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1822#define PCIE_LANE_12_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1823#define PCIE_LANE_12_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1824#define PCIE_LANE_12_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1825#define PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1826#define PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1827#define PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1828#define PCIE_LANE_13_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1829#define PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1830#define PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1831#define PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1832#define PCIE_LANE_13_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1833#define PCIE_LANE_13_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1834#define PCIE_LANE_13_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1835#define PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1836#define PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1837#define PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1838#define PCIE_LANE_14_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1839#define PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1840#define PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1841#define PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1842#define PCIE_LANE_14_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1843#define PCIE_LANE_14_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1844#define PCIE_LANE_14_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1845#define PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET_MASK 0xf
1846#define PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_TX_PRESET__SHIFT 0x0
1847#define PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT_MASK 0x70
1848#define PCIE_LANE_15_EQUALIZATION_CNTL__DOWNSTREAM_PORT_RX_PRESET_HINT__SHIFT 0x4
1849#define PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET_MASK 0xf00
1850#define PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_TX_PRESET__SHIFT 0x8
1851#define PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT_MASK 0x7000
1852#define PCIE_LANE_15_EQUALIZATION_CNTL__UPSTREAM_PORT_RX_PRESET_HINT__SHIFT 0xc
1853#define PCIE_LANE_15_EQUALIZATION_CNTL__RESERVED_MASK 0x8000
1854#define PCIE_LANE_15_EQUALIZATION_CNTL__RESERVED__SHIFT 0xf
1855#define PCIE_ACS_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1856#define PCIE_ACS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1857#define PCIE_ACS_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1858#define PCIE_ACS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1859#define PCIE_ACS_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1860#define PCIE_ACS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1861#define PCIE_ACS_CAP__SOURCE_VALIDATION_MASK 0x1
1862#define PCIE_ACS_CAP__SOURCE_VALIDATION__SHIFT 0x0
1863#define PCIE_ACS_CAP__TRANSLATION_BLOCKING_MASK 0x2
1864#define PCIE_ACS_CAP__TRANSLATION_BLOCKING__SHIFT 0x1
1865#define PCIE_ACS_CAP__P2P_REQUEST_REDIRECT_MASK 0x4
1866#define PCIE_ACS_CAP__P2P_REQUEST_REDIRECT__SHIFT 0x2
1867#define PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT_MASK 0x8
1868#define PCIE_ACS_CAP__P2P_COMPLETION_REDIRECT__SHIFT 0x3
1869#define PCIE_ACS_CAP__UPSTREAM_FORWARDING_MASK 0x10
1870#define PCIE_ACS_CAP__UPSTREAM_FORWARDING__SHIFT 0x4
1871#define PCIE_ACS_CAP__P2P_EGRESS_CONTROL_MASK 0x20
1872#define PCIE_ACS_CAP__P2P_EGRESS_CONTROL__SHIFT 0x5
1873#define PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P_MASK 0x40
1874#define PCIE_ACS_CAP__DIRECT_TRANSLATED_P2P__SHIFT 0x6
1875#define PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE_MASK 0xff00
1876#define PCIE_ACS_CAP__EGRESS_CONTROL_VECTOR_SIZE__SHIFT 0x8
1877#define PCIE_ACS_CNTL__SOURCE_VALIDATION_EN_MASK 0x1
1878#define PCIE_ACS_CNTL__SOURCE_VALIDATION_EN__SHIFT 0x0
1879#define PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN_MASK 0x2
1880#define PCIE_ACS_CNTL__TRANSLATION_BLOCKING_EN__SHIFT 0x1
1881#define PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN_MASK 0x4
1882#define PCIE_ACS_CNTL__P2P_REQUEST_REDIRECT_EN__SHIFT 0x2
1883#define PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN_MASK 0x8
1884#define PCIE_ACS_CNTL__P2P_COMPLETION_REDIRECT_EN__SHIFT 0x3
1885#define PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN_MASK 0x10
1886#define PCIE_ACS_CNTL__UPSTREAM_FORWARDING_EN__SHIFT 0x4
1887#define PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN_MASK 0x20
1888#define PCIE_ACS_CNTL__P2P_EGRESS_CONTROL_EN__SHIFT 0x5
1889#define PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN_MASK 0x40
1890#define PCIE_ACS_CNTL__DIRECT_TRANSLATED_P2P_EN__SHIFT 0x6
1891#define PCIE_ATS_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1892#define PCIE_ATS_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1893#define PCIE_ATS_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1894#define PCIE_ATS_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1895#define PCIE_ATS_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1896#define PCIE_ATS_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1897#define PCIE_ATS_CAP__INVALIDATE_Q_DEPTH_MASK 0x1f
1898#define PCIE_ATS_CAP__INVALIDATE_Q_DEPTH__SHIFT 0x0
1899#define PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST_MASK 0x20
1900#define PCIE_ATS_CAP__PAGE_ALIGNED_REQUEST__SHIFT 0x5
1901#define PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED_MASK 0x40
1902#define PCIE_ATS_CAP__GLOBAL_INVALIDATE_SUPPORTED__SHIFT 0x6
1903#define PCIE_ATS_CNTL__STU_MASK 0x1f
1904#define PCIE_ATS_CNTL__STU__SHIFT 0x0
1905#define PCIE_ATS_CNTL__ATC_ENABLE_MASK 0x8000
1906#define PCIE_ATS_CNTL__ATC_ENABLE__SHIFT 0xf
1907#define PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1908#define PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1909#define PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1910#define PCIE_PAGE_REQ_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1911#define PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1912#define PCIE_PAGE_REQ_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1913#define PCIE_PAGE_REQ_CNTL__PRI_ENABLE_MASK 0x1
1914#define PCIE_PAGE_REQ_CNTL__PRI_ENABLE__SHIFT 0x0
1915#define PCIE_PAGE_REQ_CNTL__PRI_RESET_MASK 0x2
1916#define PCIE_PAGE_REQ_CNTL__PRI_RESET__SHIFT 0x1
1917#define PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE_MASK 0x1
1918#define PCIE_PAGE_REQ_STATUS__RESPONSE_FAILURE__SHIFT 0x0
1919#define PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX_MASK 0x2
1920#define PCIE_PAGE_REQ_STATUS__UNEXPECTED_PAGE_REQ_GRP_INDEX__SHIFT 0x1
1921#define PCIE_PAGE_REQ_STATUS__STOPPED_MASK 0x100
1922#define PCIE_PAGE_REQ_STATUS__STOPPED__SHIFT 0x8
1923#define PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED_MASK 0x8000
1924#define PCIE_PAGE_REQ_STATUS__PRG_RESPONSE_PASID_REQUIRED__SHIFT 0xf
1925#define PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY_MASK 0xffffffff
1926#define PCIE_OUTSTAND_PAGE_REQ_CAPACITY__OUTSTAND_PAGE_REQ_CAPACITY__SHIFT 0x0
1927#define PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC_MASK 0xffffffff
1928#define PCIE_OUTSTAND_PAGE_REQ_ALLOC__OUTSTAND_PAGE_REQ_ALLOC__SHIFT 0x0
1929#define PCIE_PASID_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1930#define PCIE_PASID_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1931#define PCIE_PASID_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1932#define PCIE_PASID_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1933#define PCIE_PASID_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1934#define PCIE_PASID_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1935#define PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED_MASK 0x2
1936#define PCIE_PASID_CAP__PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0x1
1937#define PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED_MASK 0x4
1938#define PCIE_PASID_CAP__PASID_PRIV_MODE_SUPPORTED__SHIFT 0x2
1939#define PCIE_PASID_CAP__MAX_PASID_WIDTH_MASK 0x1f00
1940#define PCIE_PASID_CAP__MAX_PASID_WIDTH__SHIFT 0x8
1941#define PCIE_PASID_CNTL__PASID_ENABLE_MASK 0x1
1942#define PCIE_PASID_CNTL__PASID_ENABLE__SHIFT 0x0
1943#define PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE_MASK 0x2
1944#define PCIE_PASID_CNTL__PASID_EXE_PERMISSION_ENABLE__SHIFT 0x1
1945#define PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE_MASK 0x4
1946#define PCIE_PASID_CNTL__PASID_PRIV_MODE_SUPPORTED_ENABLE__SHIFT 0x2
1947#define PCIE_TPH_REQR_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1948#define PCIE_TPH_REQR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1949#define PCIE_TPH_REQR_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1950#define PCIE_TPH_REQR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1951#define PCIE_TPH_REQR_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1952#define PCIE_TPH_REQR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1953#define PCIE_TPH_REQR_CAP__TPH_REQR_NO_ST_MODE_SUPPORTED_MASK 0x1
1954#define PCIE_TPH_REQR_CAP__TPH_REQR_NO_ST_MODE_SUPPORTED__SHIFT 0x0
1955#define PCIE_TPH_REQR_CAP__TPH_REQR_INT_VEC_MODE_SUPPORTED_MASK 0x2
1956#define PCIE_TPH_REQR_CAP__TPH_REQR_INT_VEC_MODE_SUPPORTED__SHIFT 0x1
1957#define PCIE_TPH_REQR_CAP__TPH_REQR_DEV_SPC_MODE_SUPPORTED_MASK 0x4
1958#define PCIE_TPH_REQR_CAP__TPH_REQR_DEV_SPC_MODE_SUPPORTED__SHIFT 0x2
1959#define PCIE_TPH_REQR_CAP__TPH_REQR_EXTND_TPH_REQR_SUPPORED_MASK 0x100
1960#define PCIE_TPH_REQR_CAP__TPH_REQR_EXTND_TPH_REQR_SUPPORED__SHIFT 0x8
1961#define PCIE_TPH_REQR_CAP__TPH_REQR_ST_TABLE_LOCATION_MASK 0x600
1962#define PCIE_TPH_REQR_CAP__TPH_REQR_ST_TABLE_LOCATION__SHIFT 0x9
1963#define PCIE_TPH_REQR_CAP__TPH_REQR_ST_TABLE_SIZE_MASK 0x7ff0000
1964#define PCIE_TPH_REQR_CAP__TPH_REQR_ST_TABLE_SIZE__SHIFT 0x10
1965#define PCIE_TPH_REQR_CNTL__TPH_REQR_ST_MODE_SEL_MASK 0x7
1966#define PCIE_TPH_REQR_CNTL__TPH_REQR_ST_MODE_SEL__SHIFT 0x0
1967#define PCIE_TPH_REQR_CNTL__TPH_REQR_EN_MASK 0x300
1968#define PCIE_TPH_REQR_CNTL__TPH_REQR_EN__SHIFT 0x8
1969#define PCIE_MC_ENH_CAP_LIST__CAP_ID_MASK 0xffff
1970#define PCIE_MC_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
1971#define PCIE_MC_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
1972#define PCIE_MC_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
1973#define PCIE_MC_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
1974#define PCIE_MC_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
1975#define PCIE_MC_CAP__MC_MAX_GROUP_MASK 0x3f
1976#define PCIE_MC_CAP__MC_MAX_GROUP__SHIFT 0x0
1977#define PCIE_MC_CAP__MC_WIN_SIZE_REQ_MASK 0x3f00
1978#define PCIE_MC_CAP__MC_WIN_SIZE_REQ__SHIFT 0x8
1979#define PCIE_MC_CAP__MC_ECRC_REGEN_SUPP_MASK 0x8000
1980#define PCIE_MC_CAP__MC_ECRC_REGEN_SUPP__SHIFT 0xf
1981#define PCIE_MC_CNTL__MC_NUM_GROUP_MASK 0x3f
1982#define PCIE_MC_CNTL__MC_NUM_GROUP__SHIFT 0x0
1983#define PCIE_MC_CNTL__MC_ENABLE_MASK 0x8000
1984#define PCIE_MC_CNTL__MC_ENABLE__SHIFT 0xf
1985#define PCIE_MC_ADDR0__MC_INDEX_POS_MASK 0x3f
1986#define PCIE_MC_ADDR0__MC_INDEX_POS__SHIFT 0x0
1987#define PCIE_MC_ADDR0__MC_BASE_ADDR_0_MASK 0xfffff000
1988#define PCIE_MC_ADDR0__MC_BASE_ADDR_0__SHIFT 0xc
1989#define PCIE_MC_ADDR1__MC_BASE_ADDR_1_MASK 0xffffffff
1990#define PCIE_MC_ADDR1__MC_BASE_ADDR_1__SHIFT 0x0
1991#define PCIE_MC_RCV0__MC_RECEIVE_0_MASK 0xffffffff
1992#define PCIE_MC_RCV0__MC_RECEIVE_0__SHIFT 0x0
1993#define PCIE_MC_RCV1__MC_RECEIVE_1_MASK 0xffffffff
1994#define PCIE_MC_RCV1__MC_RECEIVE_1__SHIFT 0x0
1995#define PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0_MASK 0xffffffff
1996#define PCIE_MC_BLOCK_ALL0__MC_BLOCK_ALL_0__SHIFT 0x0
1997#define PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1_MASK 0xffffffff
1998#define PCIE_MC_BLOCK_ALL1__MC_BLOCK_ALL_1__SHIFT 0x0
1999#define PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0_MASK 0xffffffff
2000#define PCIE_MC_BLOCK_UNTRANSLATED_0__MC_BLOCK_UNTRANSLATED_0__SHIFT 0x0
2001#define PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1_MASK 0xffffffff
2002#define PCIE_MC_BLOCK_UNTRANSLATED_1__MC_BLOCK_UNTRANSLATED_1__SHIFT 0x0
2003#define PCIE_LTR_ENH_CAP_LIST__CAP_ID_MASK 0xffff
2004#define PCIE_LTR_ENH_CAP_LIST__CAP_ID__SHIFT 0x0
2005#define PCIE_LTR_ENH_CAP_LIST__CAP_VER_MASK 0xf0000
2006#define PCIE_LTR_ENH_CAP_LIST__CAP_VER__SHIFT 0x10
2007#define PCIE_LTR_ENH_CAP_LIST__NEXT_PTR_MASK 0xfff00000
2008#define PCIE_LTR_ENH_CAP_LIST__NEXT_PTR__SHIFT 0x14
2009#define PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE_MASK 0x3ff
2010#define PCIE_LTR_CAP__LTR_MAX_S_LATENCY_VALUE__SHIFT 0x0
2011#define PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE_MASK 0x1c00
2012#define PCIE_LTR_CAP__LTR_MAX_S_LATENCY_SCALE__SHIFT 0xa
2013#define PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE_MASK 0x3ff0000
2014#define PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_VALUE__SHIFT 0x10
2015#define PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE_MASK 0x1c000000
2016#define PCIE_LTR_CAP__LTR_MAX_NS_LATENCY_SCALE__SHIFT 0x1a
2017#define MM_INDEX_IND__MM_OFFSET_MASK 0x7fffffff
2018#define MM_INDEX_IND__MM_OFFSET__SHIFT 0x0
2019#define MM_INDEX_IND__MM_APER_MASK 0x80000000
2020#define MM_INDEX_IND__MM_APER__SHIFT 0x1f
2021#define MM_INDEX_HI_IND__MM_OFFSET_HI_MASK 0xffffffff
2022#define MM_INDEX_HI_IND__MM_OFFSET_HI__SHIFT 0x0
2023#define MM_DATA_IND__MM_DATA_MASK 0xffffffff
2024#define MM_DATA_IND__MM_DATA__SHIFT 0x0
2025#define BIF_MM_INDACCESS_CNTL_IND__MM_INDACCESS_DIS_MASK 0x2
2026#define BIF_MM_INDACCESS_CNTL_IND__MM_INDACCESS_DIS__SHIFT 0x1
2027#define BUS_CNTL_IND__BIOS_ROM_WRT_EN_MASK 0x1
2028#define BUS_CNTL_IND__BIOS_ROM_WRT_EN__SHIFT 0x0
2029#define BUS_CNTL_IND__BIOS_ROM_DIS_MASK 0x2
2030#define BUS_CNTL_IND__BIOS_ROM_DIS__SHIFT 0x1
2031#define BUS_CNTL_IND__PMI_IO_DIS_MASK 0x4
2032#define BUS_CNTL_IND__PMI_IO_DIS__SHIFT 0x2
2033#define BUS_CNTL_IND__PMI_MEM_DIS_MASK 0x8
2034#define BUS_CNTL_IND__PMI_MEM_DIS__SHIFT 0x3
2035#define BUS_CNTL_IND__PMI_BM_DIS_MASK 0x10
2036#define BUS_CNTL_IND__PMI_BM_DIS__SHIFT 0x4
2037#define BUS_CNTL_IND__PMI_INT_DIS_MASK 0x20
2038#define BUS_CNTL_IND__PMI_INT_DIS__SHIFT 0x5
2039#define BUS_CNTL_IND__VGA_REG_COHERENCY_DIS_MASK 0x40
2040#define BUS_CNTL_IND__VGA_REG_COHERENCY_DIS__SHIFT 0x6
2041#define BUS_CNTL_IND__VGA_MEM_COHERENCY_DIS_MASK 0x80
2042#define BUS_CNTL_IND__VGA_MEM_COHERENCY_DIS__SHIFT 0x7
2043#define BUS_CNTL_IND__BIF_ERR_RTR_BKPRESSURE_EN_MASK 0x100
2044#define BUS_CNTL_IND__BIF_ERR_RTR_BKPRESSURE_EN__SHIFT 0x8
2045#define BUS_CNTL_IND__SET_AZ_TC_MASK 0x1c00
2046#define BUS_CNTL_IND__SET_AZ_TC__SHIFT 0xa
2047#define BUS_CNTL_IND__SET_MC_TC_MASK 0xe000
2048#define BUS_CNTL_IND__SET_MC_TC__SHIFT 0xd
2049#define BUS_CNTL_IND__ZERO_BE_WR_EN_MASK 0x10000
2050#define BUS_CNTL_IND__ZERO_BE_WR_EN__SHIFT 0x10
2051#define BUS_CNTL_IND__ZERO_BE_RD_EN_MASK 0x20000
2052#define BUS_CNTL_IND__ZERO_BE_RD_EN__SHIFT 0x11
2053#define BUS_CNTL_IND__RD_STALL_IO_WR_MASK 0x40000
2054#define BUS_CNTL_IND__RD_STALL_IO_WR__SHIFT 0x12
2055#define CONFIG_CNTL_IND__CFG_VGA_RAM_EN_MASK 0x1
2056#define CONFIG_CNTL_IND__CFG_VGA_RAM_EN__SHIFT 0x0
2057#define CONFIG_CNTL_IND__VGA_DIS_MASK 0x2
2058#define CONFIG_CNTL_IND__VGA_DIS__SHIFT 0x1
2059#define CONFIG_CNTL_IND__GENMO_MONO_ADDRESS_B_MASK 0x4
2060#define CONFIG_CNTL_IND__GENMO_MONO_ADDRESS_B__SHIFT 0x2
2061#define CONFIG_CNTL_IND__GRPH_ADRSEL_MASK 0x18
2062#define CONFIG_CNTL_IND__GRPH_ADRSEL__SHIFT 0x3
2063#define CONFIG_MEMSIZE_IND__CONFIG_MEMSIZE_MASK 0xffffffff
2064#define CONFIG_MEMSIZE_IND__CONFIG_MEMSIZE__SHIFT 0x0
2065#define CONFIG_F0_BASE_IND__F0_BASE_MASK 0xffffffff
2066#define CONFIG_F0_BASE_IND__F0_BASE__SHIFT 0x0
2067#define CONFIG_APER_SIZE_IND__APER_SIZE_MASK 0xffffffff
2068#define CONFIG_APER_SIZE_IND__APER_SIZE__SHIFT 0x0
2069#define CONFIG_REG_APER_SIZE_IND__REG_APER_SIZE_MASK 0xfffff
2070#define CONFIG_REG_APER_SIZE_IND__REG_APER_SIZE__SHIFT 0x0
2071#define BIF_SCRATCH0_IND__BIF_SCRATCH0_MASK 0xffffffff
2072#define BIF_SCRATCH0_IND__BIF_SCRATCH0__SHIFT 0x0
2073#define BIF_SCRATCH1_IND__BIF_SCRATCH1_MASK 0xffffffff
2074#define BIF_SCRATCH1_IND__BIF_SCRATCH1__SHIFT 0x0
2075#define BX_RESET_EN_IND__COR_RESET_EN_MASK 0x1
2076#define BX_RESET_EN_IND__COR_RESET_EN__SHIFT 0x0
2077#define BX_RESET_EN_IND__REG_RESET_EN_MASK 0x2
2078#define BX_RESET_EN_IND__REG_RESET_EN__SHIFT 0x1
2079#define BX_RESET_EN_IND__STY_RESET_EN_MASK 0x4
2080#define BX_RESET_EN_IND__STY_RESET_EN__SHIFT 0x2
2081#define MM_CFGREGS_CNTL_IND__MM_CFG_FUNC_SEL_MASK 0x7
2082#define MM_CFGREGS_CNTL_IND__MM_CFG_FUNC_SEL__SHIFT 0x0
2083#define MM_CFGREGS_CNTL_IND__MM_WR_TO_CFG_EN_MASK 0x8
2084#define MM_CFGREGS_CNTL_IND__MM_WR_TO_CFG_EN__SHIFT 0x3
2085#define HW_DEBUG_IND__HW_00_DEBUG_MASK 0x1
2086#define HW_DEBUG_IND__HW_00_DEBUG__SHIFT 0x0
2087#define HW_DEBUG_IND__HW_01_DEBUG_MASK 0x2
2088#define HW_DEBUG_IND__HW_01_DEBUG__SHIFT 0x1
2089#define HW_DEBUG_IND__HW_02_DEBUG_MASK 0x4
2090#define HW_DEBUG_IND__HW_02_DEBUG__SHIFT 0x2
2091#define HW_DEBUG_IND__HW_03_DEBUG_MASK 0x8
2092#define HW_DEBUG_IND__HW_03_DEBUG__SHIFT 0x3
2093#define HW_DEBUG_IND__HW_04_DEBUG_MASK 0x10
2094#define HW_DEBUG_IND__HW_04_DEBUG__SHIFT 0x4
2095#define HW_DEBUG_IND__HW_05_DEBUG_MASK 0x20
2096#define HW_DEBUG_IND__HW_05_DEBUG__SHIFT 0x5
2097#define HW_DEBUG_IND__HW_06_DEBUG_MASK 0x40
2098#define HW_DEBUG_IND__HW_06_DEBUG__SHIFT 0x6
2099#define HW_DEBUG_IND__HW_07_DEBUG_MASK 0x80
2100#define HW_DEBUG_IND__HW_07_DEBUG__SHIFT 0x7
2101#define HW_DEBUG_IND__HW_08_DEBUG_MASK 0x100
2102#define HW_DEBUG_IND__HW_08_DEBUG__SHIFT 0x8
2103#define HW_DEBUG_IND__HW_09_DEBUG_MASK 0x200
2104#define HW_DEBUG_IND__HW_09_DEBUG__SHIFT 0x9
2105#define HW_DEBUG_IND__HW_10_DEBUG_MASK 0x400
2106#define HW_DEBUG_IND__HW_10_DEBUG__SHIFT 0xa
2107#define HW_DEBUG_IND__HW_11_DEBUG_MASK 0x800
2108#define HW_DEBUG_IND__HW_11_DEBUG__SHIFT 0xb
2109#define HW_DEBUG_IND__HW_12_DEBUG_MASK 0x1000
2110#define HW_DEBUG_IND__HW_12_DEBUG__SHIFT 0xc
2111#define HW_DEBUG_IND__HW_13_DEBUG_MASK 0x2000
2112#define HW_DEBUG_IND__HW_13_DEBUG__SHIFT 0xd
2113#define HW_DEBUG_IND__HW_14_DEBUG_MASK 0x4000
2114#define HW_DEBUG_IND__HW_14_DEBUG__SHIFT 0xe
2115#define HW_DEBUG_IND__HW_15_DEBUG_MASK 0x8000
2116#define HW_DEBUG_IND__HW_15_DEBUG__SHIFT 0xf
2117#define HW_DEBUG_IND__HW_16_DEBUG_MASK 0x10000
2118#define HW_DEBUG_IND__HW_16_DEBUG__SHIFT 0x10
2119#define HW_DEBUG_IND__HW_17_DEBUG_MASK 0x20000
2120#define HW_DEBUG_IND__HW_17_DEBUG__SHIFT 0x11
2121#define HW_DEBUG_IND__HW_18_DEBUG_MASK 0x40000
2122#define HW_DEBUG_IND__HW_18_DEBUG__SHIFT 0x12
2123#define HW_DEBUG_IND__HW_19_DEBUG_MASK 0x80000
2124#define HW_DEBUG_IND__HW_19_DEBUG__SHIFT 0x13
2125#define HW_DEBUG_IND__HW_20_DEBUG_MASK 0x100000
2126#define HW_DEBUG_IND__HW_20_DEBUG__SHIFT 0x14
2127#define HW_DEBUG_IND__HW_21_DEBUG_MASK 0x200000
2128#define HW_DEBUG_IND__HW_21_DEBUG__SHIFT 0x15
2129#define HW_DEBUG_IND__HW_22_DEBUG_MASK 0x400000
2130#define HW_DEBUG_IND__HW_22_DEBUG__SHIFT 0x16
2131#define HW_DEBUG_IND__HW_23_DEBUG_MASK 0x800000
2132#define HW_DEBUG_IND__HW_23_DEBUG__SHIFT 0x17
2133#define HW_DEBUG_IND__HW_24_DEBUG_MASK 0x1000000
2134#define HW_DEBUG_IND__HW_24_DEBUG__SHIFT 0x18
2135#define HW_DEBUG_IND__HW_25_DEBUG_MASK 0x2000000
2136#define HW_DEBUG_IND__HW_25_DEBUG__SHIFT 0x19
2137#define HW_DEBUG_IND__HW_26_DEBUG_MASK 0x4000000
2138#define HW_DEBUG_IND__HW_26_DEBUG__SHIFT 0x1a
2139#define HW_DEBUG_IND__HW_27_DEBUG_MASK 0x8000000
2140#define HW_DEBUG_IND__HW_27_DEBUG__SHIFT 0x1b
2141#define HW_DEBUG_IND__HW_28_DEBUG_MASK 0x10000000
2142#define HW_DEBUG_IND__HW_28_DEBUG__SHIFT 0x1c
2143#define HW_DEBUG_IND__HW_29_DEBUG_MASK 0x20000000
2144#define HW_DEBUG_IND__HW_29_DEBUG__SHIFT 0x1d
2145#define HW_DEBUG_IND__HW_30_DEBUG_MASK 0x40000000
2146#define HW_DEBUG_IND__HW_30_DEBUG__SHIFT 0x1e
2147#define HW_DEBUG_IND__HW_31_DEBUG_MASK 0x80000000
2148#define HW_DEBUG_IND__HW_31_DEBUG__SHIFT 0x1f
2149#define MASTER_CREDIT_CNTL_IND__BIF_MC_RDRET_CREDIT_MASK 0x7f
2150#define MASTER_CREDIT_CNTL_IND__BIF_MC_RDRET_CREDIT__SHIFT 0x0
2151#define MASTER_CREDIT_CNTL_IND__BIF_AZ_RDRET_CREDIT_MASK 0x3f0000
2152#define MASTER_CREDIT_CNTL_IND__BIF_AZ_RDRET_CREDIT__SHIFT 0x10
2153#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_SRBM_REQ_CREDIT_MASK 0x1f
2154#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_SRBM_REQ_CREDIT__SHIFT 0x0
2155#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_VGA_REQ_CREDIT_MASK 0x1e0
2156#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_VGA_REQ_CREDIT__SHIFT 0x5
2157#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_HDP_REQ_CREDIT_MASK 0x7c00
2158#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_HDP_REQ_CREDIT__SHIFT 0xa
2159#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_ROM_REQ_CREDIT_MASK 0x8000
2160#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_ROM_REQ_CREDIT__SHIFT 0xf
2161#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_AZ_REQ_CREDIT_MASK 0x100000
2162#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_AZ_REQ_CREDIT__SHIFT 0x14
2163#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_XDMA_REQ_CREDIT_MASK 0x7e000000
2164#define SLAVE_REQ_CREDIT_CNTL_IND__BIF_XDMA_REQ_CREDIT__SHIFT 0x19
2165#define BX_RESET_CNTL_IND__LINK_TRAIN_EN_MASK 0x1
2166#define BX_RESET_CNTL_IND__LINK_TRAIN_EN__SHIFT 0x0
2167#define INTERRUPT_CNTL_IND__IH_DUMMY_RD_OVERRIDE_MASK 0x1
2168#define INTERRUPT_CNTL_IND__IH_DUMMY_RD_OVERRIDE__SHIFT 0x0
2169#define INTERRUPT_CNTL_IND__IH_DUMMY_RD_EN_MASK 0x2
2170#define INTERRUPT_CNTL_IND__IH_DUMMY_RD_EN__SHIFT 0x1
2171#define INTERRUPT_CNTL_IND__IH_REQ_NONSNOOP_EN_MASK 0x8
2172#define INTERRUPT_CNTL_IND__IH_REQ_NONSNOOP_EN__SHIFT 0x3
2173#define INTERRUPT_CNTL_IND__IH_INTR_DLY_CNTR_MASK 0xf0
2174#define INTERRUPT_CNTL_IND__IH_INTR_DLY_CNTR__SHIFT 0x4
2175#define INTERRUPT_CNTL_IND__GEN_IH_INT_EN_MASK 0x100
2176#define INTERRUPT_CNTL_IND__GEN_IH_INT_EN__SHIFT 0x8
2177#define INTERRUPT_CNTL_IND__GEN_GPIO_INT_EN_MASK 0x1e00
2178#define INTERRUPT_CNTL_IND__GEN_GPIO_INT_EN__SHIFT 0x9
2179#define INTERRUPT_CNTL_IND__SELECT_INT_GPIO_OUTPUT_MASK 0x6000
2180#define INTERRUPT_CNTL_IND__SELECT_INT_GPIO_OUTPUT__SHIFT 0xd
2181#define INTERRUPT_CNTL_IND__BIF_RB_REQ_NONSNOOP_EN_MASK 0x8000
2182#define INTERRUPT_CNTL_IND__BIF_RB_REQ_NONSNOOP_EN__SHIFT 0xf
2183#define INTERRUPT_CNTL2_IND__IH_DUMMY_RD_ADDR_MASK 0xffffffff
2184#define INTERRUPT_CNTL2_IND__IH_DUMMY_RD_ADDR__SHIFT 0x0
2185#define BIF_DEBUG_CNTL_IND__DEBUG_EN_MASK 0x1
2186#define BIF_DEBUG_CNTL_IND__DEBUG_EN__SHIFT 0x0
2187#define BIF_DEBUG_CNTL_IND__DEBUG_MULTIBLOCKEN_MASK 0x2
2188#define BIF_DEBUG_CNTL_IND__DEBUG_MULTIBLOCKEN__SHIFT 0x1
2189#define BIF_DEBUG_CNTL_IND__DEBUG_OUT_EN_MASK 0x4
2190#define BIF_DEBUG_CNTL_IND__DEBUG_OUT_EN__SHIFT 0x2
2191#define BIF_DEBUG_CNTL_IND__DEBUG_PAD_SEL_MASK 0x8
2192#define BIF_DEBUG_CNTL_IND__DEBUG_PAD_SEL__SHIFT 0x3
2193#define BIF_DEBUG_CNTL_IND__DEBUG_BYTESEL_BLK1_MASK 0x10
2194#define BIF_DEBUG_CNTL_IND__DEBUG_BYTESEL_BLK1__SHIFT 0x4
2195#define BIF_DEBUG_CNTL_IND__DEBUG_BYTESEL_BLK2_MASK 0x20
2196#define BIF_DEBUG_CNTL_IND__DEBUG_BYTESEL_BLK2__SHIFT 0x5
2197#define BIF_DEBUG_CNTL_IND__DEBUG_SYNC_EN_MASK 0x40
2198#define BIF_DEBUG_CNTL_IND__DEBUG_SYNC_EN__SHIFT 0x6
2199#define BIF_DEBUG_CNTL_IND__DEBUG_SWAP_MASK 0x80
2200#define BIF_DEBUG_CNTL_IND__DEBUG_SWAP__SHIFT 0x7
2201#define BIF_DEBUG_CNTL_IND__DEBUG_IDSEL_BLK1_MASK 0x1f00
2202#define BIF_DEBUG_CNTL_IND__DEBUG_IDSEL_BLK1__SHIFT 0x8
2203#define BIF_DEBUG_CNTL_IND__DEBUG_IDSEL_BLK2_MASK 0x1f0000
2204#define BIF_DEBUG_CNTL_IND__DEBUG_IDSEL_BLK2__SHIFT 0x10
2205#define BIF_DEBUG_CNTL_IND__DEBUG_IDSEL_XSP_MASK 0x1000000
2206#define BIF_DEBUG_CNTL_IND__DEBUG_IDSEL_XSP__SHIFT 0x18
2207#define BIF_DEBUG_CNTL_IND__DEBUG_SYNC_CLKSEL_MASK 0xc0000000
2208#define BIF_DEBUG_CNTL_IND__DEBUG_SYNC_CLKSEL__SHIFT 0x1e
2209#define BIF_DEBUG_MUX_IND__DEBUG_MUX_BLK1_MASK 0x3f
2210#define BIF_DEBUG_MUX_IND__DEBUG_MUX_BLK1__SHIFT 0x0
2211#define BIF_DEBUG_MUX_IND__DEBUG_MUX_BLK2_MASK 0x3f00
2212#define BIF_DEBUG_MUX_IND__DEBUG_MUX_BLK2__SHIFT 0x8
2213#define BIF_DEBUG_OUT_IND__DEBUG_OUTPUT_MASK 0x1ffff
2214#define BIF_DEBUG_OUT_IND__DEBUG_OUTPUT__SHIFT 0x0
2215#define HDP_REG_COHERENCY_FLUSH_CNTL_IND__HDP_REG_FLUSH_ADDR_MASK 0x1
2216#define HDP_REG_COHERENCY_FLUSH_CNTL_IND__HDP_REG_FLUSH_ADDR__SHIFT 0x0
2217#define HDP_MEM_COHERENCY_FLUSH_CNTL_IND__HDP_MEM_FLUSH_ADDR_MASK 0x1
2218#define HDP_MEM_COHERENCY_FLUSH_CNTL_IND__HDP_MEM_FLUSH_ADDR__SHIFT 0x0
2219#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_A_MASK 0x1
2220#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_A__SHIFT 0x0
2221#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SEL_MASK 0x2
2222#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SEL__SHIFT 0x1
2223#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_MODE_MASK 0x4
2224#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_MODE__SHIFT 0x2
2225#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SPARE_MASK 0x18
2226#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SPARE__SHIFT 0x3
2227#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SN0_MASK 0x20
2228#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SN0__SHIFT 0x5
2229#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SN1_MASK 0x40
2230#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SN1__SHIFT 0x6
2231#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SN2_MASK 0x80
2232#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SN2__SHIFT 0x7
2233#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SN3_MASK 0x100
2234#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SN3__SHIFT 0x8
2235#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SLEWN_MASK 0x200
2236#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SLEWN__SHIFT 0x9
2237#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_WAKE_MASK 0x400
2238#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_WAKE__SHIFT 0xa
2239#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SCHMEN_MASK 0x800
2240#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_SCHMEN__SHIFT 0xb
2241#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_CNTL_EN_MASK 0x1000
2242#define CLKREQB_PAD_CNTL_IND__CLKREQB_PAD_CNTL_EN__SHIFT 0xc
2243#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_A_MASK 0x1
2244#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_A__SHIFT 0x0
2245#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SEL_MASK 0x2
2246#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SEL__SHIFT 0x1
2247#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_MODE_MASK 0x4
2248#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_MODE__SHIFT 0x2
2249#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SPARE_MASK 0x18
2250#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SPARE__SHIFT 0x3
2251#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SN0_MASK 0x20
2252#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SN0__SHIFT 0x5
2253#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SN1_MASK 0x40
2254#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SN1__SHIFT 0x6
2255#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SN2_MASK 0x80
2256#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SN2__SHIFT 0x7
2257#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SN3_MASK 0x100
2258#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SN3__SHIFT 0x8
2259#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SLEWN_MASK 0x200
2260#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SLEWN__SHIFT 0x9
2261#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_WAKE_MASK 0x400
2262#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_WAKE__SHIFT 0xa
2263#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SCHMEN_MASK 0x800
2264#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_SCHMEN__SHIFT 0xb
2265#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_CNTL_EN_MASK 0x1000
2266#define SMBDAT_PAD_CNTL_IND__SMBDAT_PAD_CNTL_EN__SHIFT 0xc
2267#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_A_MASK 0x1
2268#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_A__SHIFT 0x0
2269#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SEL_MASK 0x2
2270#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SEL__SHIFT 0x1
2271#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_MODE_MASK 0x4
2272#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_MODE__SHIFT 0x2
2273#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SPARE_MASK 0x18
2274#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SPARE__SHIFT 0x3
2275#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SN0_MASK 0x20
2276#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SN0__SHIFT 0x5
2277#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SN1_MASK 0x40
2278#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SN1__SHIFT 0x6
2279#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SN2_MASK 0x80
2280#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SN2__SHIFT 0x7
2281#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SN3_MASK 0x100
2282#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SN3__SHIFT 0x8
2283#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SLEWN_MASK 0x200
2284#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SLEWN__SHIFT 0x9
2285#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_WAKE_MASK 0x400
2286#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_WAKE__SHIFT 0xa
2287#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SCHMEN_MASK 0x800
2288#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_SCHMEN__SHIFT 0xb
2289#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_CNTL_EN_MASK 0x1000
2290#define SMBCLK_PAD_CNTL_IND__SMBCLK_PAD_CNTL_EN__SHIFT 0xc
2291#define BIF_XDMA_LO_IND__BIF_XDMA_LOWER_BOUND_MASK 0x1fffffff
2292#define BIF_XDMA_LO_IND__BIF_XDMA_LOWER_BOUND__SHIFT 0x0
2293#define BIF_XDMA_LO_IND__BIF_XDMA_APER_EN_MASK 0x80000000
2294#define BIF_XDMA_LO_IND__BIF_XDMA_APER_EN__SHIFT 0x1f
2295#define BIF_XDMA_HI_IND__BIF_XDMA_UPPER_BOUND_MASK 0x1fffffff
2296#define BIF_XDMA_HI_IND__BIF_XDMA_UPPER_BOUND__SHIFT 0x0
2297#define BIF_FEATURES_CONTROL_MISC_IND__MST_BIF_REQ_EP_DIS_MASK 0x1
2298#define BIF_FEATURES_CONTROL_MISC_IND__MST_BIF_REQ_EP_DIS__SHIFT 0x0
2299#define BIF_FEATURES_CONTROL_MISC_IND__SLV_BIF_CPL_EP_DIS_MASK 0x2
2300#define BIF_FEATURES_CONTROL_MISC_IND__SLV_BIF_CPL_EP_DIS__SHIFT 0x1
2301#define BIF_FEATURES_CONTROL_MISC_IND__BIF_SLV_REQ_EP_DIS_MASK 0x4
2302#define BIF_FEATURES_CONTROL_MISC_IND__BIF_SLV_REQ_EP_DIS__SHIFT 0x2
2303#define BIF_FEATURES_CONTROL_MISC_IND__BIF_MST_CPL_EP_DIS_MASK 0x8
2304#define BIF_FEATURES_CONTROL_MISC_IND__BIF_MST_CPL_EP_DIS__SHIFT 0x3
2305#define BIF_FEATURES_CONTROL_MISC_IND__UR_PSN_PKT_REPORT_POISON_DIS_MASK 0x10
2306#define BIF_FEATURES_CONTROL_MISC_IND__UR_PSN_PKT_REPORT_POISON_DIS__SHIFT 0x4
2307#define BIF_FEATURES_CONTROL_MISC_IND__POST_PSN_ONLY_PKT_REPORT_UR_ALL_DIS_MASK 0x20
2308#define BIF_FEATURES_CONTROL_MISC_IND__POST_PSN_ONLY_PKT_REPORT_UR_ALL_DIS__SHIFT 0x5
2309#define BIF_FEATURES_CONTROL_MISC_IND__POST_PSN_ONLY_PKT_REPORT_UR_PART_DIS_MASK 0x40
2310#define BIF_FEATURES_CONTROL_MISC_IND__POST_PSN_ONLY_PKT_REPORT_UR_PART_DIS__SHIFT 0x6
2311#define BIF_FEATURES_CONTROL_MISC_IND__PLL_SWITCH_IMPCTL_CAL_DONE_DIS_MASK 0x80
2312#define BIF_FEATURES_CONTROL_MISC_IND__PLL_SWITCH_IMPCTL_CAL_DONE_DIS__SHIFT 0x7
2313#define BIF_FEATURES_CONTROL_MISC_IND__IGNORE_BE_CHECK_GASKET_COMB_DIS_MASK 0x100
2314#define BIF_FEATURES_CONTROL_MISC_IND__IGNORE_BE_CHECK_GASKET_COMB_DIS__SHIFT 0x8
2315#define BIF_FEATURES_CONTROL_MISC_IND__MC_BIF_REQ_ID_ROUTING_DIS_MASK 0x200
2316#define BIF_FEATURES_CONTROL_MISC_IND__MC_BIF_REQ_ID_ROUTING_DIS__SHIFT 0x9
2317#define BIF_FEATURES_CONTROL_MISC_IND__AZ_BIF_REQ_ID_ROUTING_DIS_MASK 0x400
2318#define BIF_FEATURES_CONTROL_MISC_IND__AZ_BIF_REQ_ID_ROUTING_DIS__SHIFT 0xa
2319#define BIF_FEATURES_CONTROL_MISC_IND__ATC_PRG_RESP_PASID_UR_EN_MASK 0x800
2320#define BIF_FEATURES_CONTROL_MISC_IND__ATC_PRG_RESP_PASID_UR_EN__SHIFT 0xb
2321#define BIF_FEATURES_CONTROL_MISC_IND__BIF_RB_SET_OVERFLOW_EN_MASK 0x1000
2322#define BIF_FEATURES_CONTROL_MISC_IND__BIF_RB_SET_OVERFLOW_EN__SHIFT 0xc
2323#define BIF_DOORBELL_CNTL_IND__SELF_RING_DIS_MASK 0x1
2324#define BIF_DOORBELL_CNTL_IND__SELF_RING_DIS__SHIFT 0x0
2325#define BIF_DOORBELL_CNTL_IND__TRANS_CHECK_DIS_MASK 0x2
2326#define BIF_DOORBELL_CNTL_IND__TRANS_CHECK_DIS__SHIFT 0x1
2327#define BIF_DOORBELL_CNTL_IND__UNTRANS_LBACK_EN_MASK 0x4
2328#define BIF_DOORBELL_CNTL_IND__UNTRANS_LBACK_EN__SHIFT 0x2
2329#define BIF_DOORBELL_CNTL_IND__NON_CONSECUTIVE_BE_ZERO_DIS_MASK 0x8
2330#define BIF_DOORBELL_CNTL_IND__NON_CONSECUTIVE_BE_ZERO_DIS__SHIFT 0x3
2331#define BIF_DOORBELL_CNTL_IND__DOORBELL_MONITOR_EN_MASK 0x10
2332#define BIF_DOORBELL_CNTL_IND__DOORBELL_MONITOR_EN__SHIFT 0x4
2333#define BIF_DOORBELL_CNTL_IND__DOORBELL_INTERRUPT_STATUS_MASK 0x20
2334#define BIF_DOORBELL_CNTL_IND__DOORBELL_INTERRUPT_STATUS__SHIFT 0x5
2335#define BIF_DOORBELL_CNTL_IND__DOORBELL_INTERRUPT_CLEAR_MASK 0x10000
2336#define BIF_DOORBELL_CNTL_IND__DOORBELL_INTERRUPT_CLEAR__SHIFT 0x10
2337#define BIF_SLVARB_MODE_IND__SLVARB_MODE_MASK 0x3
2338#define BIF_SLVARB_MODE_IND__SLVARB_MODE__SHIFT 0x0
2339#define BIF_FB_EN_IND__FB_READ_EN_MASK 0x1
2340#define BIF_FB_EN_IND__FB_READ_EN__SHIFT 0x0
2341#define BIF_FB_EN_IND__FB_WRITE_EN_MASK 0x2
2342#define BIF_FB_EN_IND__FB_WRITE_EN__SHIFT 0x1
2343#define BIF_BUSNUM_CNTL1_IND__ID_MASK_MASK 0xff
2344#define BIF_BUSNUM_CNTL1_IND__ID_MASK__SHIFT 0x0
2345#define BIF_BUSNUM_LIST0_IND__ID0_MASK 0xff
2346#define BIF_BUSNUM_LIST0_IND__ID0__SHIFT 0x0
2347#define BIF_BUSNUM_LIST0_IND__ID1_MASK 0xff00
2348#define BIF_BUSNUM_LIST0_IND__ID1__SHIFT 0x8
2349#define BIF_BUSNUM_LIST0_IND__ID2_MASK 0xff0000
2350#define BIF_BUSNUM_LIST0_IND__ID2__SHIFT 0x10
2351#define BIF_BUSNUM_LIST0_IND__ID3_MASK 0xff000000
2352#define BIF_BUSNUM_LIST0_IND__ID3__SHIFT 0x18
2353#define BIF_BUSNUM_LIST1_IND__ID4_MASK 0xff
2354#define BIF_BUSNUM_LIST1_IND__ID4__SHIFT 0x0
2355#define BIF_BUSNUM_LIST1_IND__ID5_MASK 0xff00
2356#define BIF_BUSNUM_LIST1_IND__ID5__SHIFT 0x8
2357#define BIF_BUSNUM_LIST1_IND__ID6_MASK 0xff0000
2358#define BIF_BUSNUM_LIST1_IND__ID6__SHIFT 0x10
2359#define BIF_BUSNUM_LIST1_IND__ID7_MASK 0xff000000
2360#define BIF_BUSNUM_LIST1_IND__ID7__SHIFT 0x18
2361#define BIF_BUSNUM_CNTL2_IND__AUTOUPDATE_SEL_MASK 0xff
2362#define BIF_BUSNUM_CNTL2_IND__AUTOUPDATE_SEL__SHIFT 0x0
2363#define BIF_BUSNUM_CNTL2_IND__AUTOUPDATE_EN_MASK 0x100
2364#define BIF_BUSNUM_CNTL2_IND__AUTOUPDATE_EN__SHIFT 0x8
2365#define BIF_BUSNUM_CNTL2_IND__HDPREG_CNTL_MASK 0x10000
2366#define BIF_BUSNUM_CNTL2_IND__HDPREG_CNTL__SHIFT 0x10
2367#define BIF_BUSNUM_CNTL2_IND__ERROR_MULTIPLE_ID_MATCH_MASK 0x20000
2368#define BIF_BUSNUM_CNTL2_IND__ERROR_MULTIPLE_ID_MATCH__SHIFT 0x11
2369#define BIF_BUSY_DELAY_CNTR_IND__DELAY_CNT_MASK 0x3f
2370#define BIF_BUSY_DELAY_CNTR_IND__DELAY_CNT__SHIFT 0x0
2371#define BIF_PERFMON_CNTL_IND__PERFCOUNTER_EN_MASK 0x1
2372#define BIF_PERFMON_CNTL_IND__PERFCOUNTER_EN__SHIFT 0x0
2373#define BIF_PERFMON_CNTL_IND__PERFCOUNTER_RESET0_MASK 0x2
2374#define BIF_PERFMON_CNTL_IND__PERFCOUNTER_RESET0__SHIFT 0x1
2375#define BIF_PERFMON_CNTL_IND__PERFCOUNTER_RESET1_MASK 0x4
2376#define BIF_PERFMON_CNTL_IND__PERFCOUNTER_RESET1__SHIFT 0x2
2377#define BIF_PERFMON_CNTL_IND__PERF_SEL0_MASK 0x1f00
2378#define BIF_PERFMON_CNTL_IND__PERF_SEL0__SHIFT 0x8
2379#define BIF_PERFMON_CNTL_IND__PERF_SEL1_MASK 0x3e000
2380#define BIF_PERFMON_CNTL_IND__PERF_SEL1__SHIFT 0xd
2381#define BIF_PERFCOUNTER0_RESULT_IND__PERFCOUNTER_RESULT_MASK 0xffffffff
2382#define BIF_PERFCOUNTER0_RESULT_IND__PERFCOUNTER_RESULT__SHIFT 0x0
2383#define BIF_PERFCOUNTER1_RESULT_IND__PERFCOUNTER_RESULT_MASK 0xffffffff
2384#define BIF_PERFCOUNTER1_RESULT_IND__PERFCOUNTER_RESULT__SHIFT 0x0
2385#define SLAVE_HANG_PROTECTION_CNTL_IND__HANG_PROTECTION_TIMER_SEL_MASK 0xe
2386#define SLAVE_HANG_PROTECTION_CNTL_IND__HANG_PROTECTION_TIMER_SEL__SHIFT 0x1
2387#define GPU_HDP_FLUSH_REQ_IND__CP0_MASK 0x1
2388#define GPU_HDP_FLUSH_REQ_IND__CP0__SHIFT 0x0
2389#define GPU_HDP_FLUSH_REQ_IND__CP1_MASK 0x2
2390#define GPU_HDP_FLUSH_REQ_IND__CP1__SHIFT 0x1
2391#define GPU_HDP_FLUSH_REQ_IND__CP2_MASK 0x4
2392#define GPU_HDP_FLUSH_REQ_IND__CP2__SHIFT 0x2
2393#define GPU_HDP_FLUSH_REQ_IND__CP3_MASK 0x8
2394#define GPU_HDP_FLUSH_REQ_IND__CP3__SHIFT 0x3
2395#define GPU_HDP_FLUSH_REQ_IND__CP4_MASK 0x10
2396#define GPU_HDP_FLUSH_REQ_IND__CP4__SHIFT 0x4
2397#define GPU_HDP_FLUSH_REQ_IND__CP5_MASK 0x20
2398#define GPU_HDP_FLUSH_REQ_IND__CP5__SHIFT 0x5
2399#define GPU_HDP_FLUSH_REQ_IND__CP6_MASK 0x40
2400#define GPU_HDP_FLUSH_REQ_IND__CP6__SHIFT 0x6
2401#define GPU_HDP_FLUSH_REQ_IND__CP7_MASK 0x80
2402#define GPU_HDP_FLUSH_REQ_IND__CP7__SHIFT 0x7
2403#define GPU_HDP_FLUSH_REQ_IND__CP8_MASK 0x100
2404#define GPU_HDP_FLUSH_REQ_IND__CP8__SHIFT 0x8
2405#define GPU_HDP_FLUSH_REQ_IND__CP9_MASK 0x200
2406#define GPU_HDP_FLUSH_REQ_IND__CP9__SHIFT 0x9
2407#define GPU_HDP_FLUSH_REQ_IND__SDMA0_MASK 0x400
2408#define GPU_HDP_FLUSH_REQ_IND__SDMA0__SHIFT 0xa
2409#define GPU_HDP_FLUSH_REQ_IND__SDMA1_MASK 0x800
2410#define GPU_HDP_FLUSH_REQ_IND__SDMA1__SHIFT 0xb
2411#define GPU_HDP_FLUSH_DONE_IND__CP0_MASK 0x1
2412#define GPU_HDP_FLUSH_DONE_IND__CP0__SHIFT 0x0
2413#define GPU_HDP_FLUSH_DONE_IND__CP1_MASK 0x2
2414#define GPU_HDP_FLUSH_DONE_IND__CP1__SHIFT 0x1
2415#define GPU_HDP_FLUSH_DONE_IND__CP2_MASK 0x4
2416#define GPU_HDP_FLUSH_DONE_IND__CP2__SHIFT 0x2
2417#define GPU_HDP_FLUSH_DONE_IND__CP3_MASK 0x8
2418#define GPU_HDP_FLUSH_DONE_IND__CP3__SHIFT 0x3
2419#define GPU_HDP_FLUSH_DONE_IND__CP4_MASK 0x10
2420#define GPU_HDP_FLUSH_DONE_IND__CP4__SHIFT 0x4
2421#define GPU_HDP_FLUSH_DONE_IND__CP5_MASK 0x20
2422#define GPU_HDP_FLUSH_DONE_IND__CP5__SHIFT 0x5
2423#define GPU_HDP_FLUSH_DONE_IND__CP6_MASK 0x40
2424#define GPU_HDP_FLUSH_DONE_IND__CP6__SHIFT 0x6
2425#define GPU_HDP_FLUSH_DONE_IND__CP7_MASK 0x80
2426#define GPU_HDP_FLUSH_DONE_IND__CP7__SHIFT 0x7
2427#define GPU_HDP_FLUSH_DONE_IND__CP8_MASK 0x100
2428#define GPU_HDP_FLUSH_DONE_IND__CP8__SHIFT 0x8
2429#define GPU_HDP_FLUSH_DONE_IND__CP9_MASK 0x200
2430#define GPU_HDP_FLUSH_DONE_IND__CP9__SHIFT 0x9
2431#define GPU_HDP_FLUSH_DONE_IND__SDMA0_MASK 0x400
2432#define GPU_HDP_FLUSH_DONE_IND__SDMA0__SHIFT 0xa
2433#define GPU_HDP_FLUSH_DONE_IND__SDMA1_MASK 0x800
2434#define GPU_HDP_FLUSH_DONE_IND__SDMA1__SHIFT 0xb
2435#define SLAVE_HANG_ERROR_IND__SRBM_HANG_ERROR_MASK 0x1
2436#define SLAVE_HANG_ERROR_IND__SRBM_HANG_ERROR__SHIFT 0x0
2437#define SLAVE_HANG_ERROR_IND__HDP_HANG_ERROR_MASK 0x2
2438#define SLAVE_HANG_ERROR_IND__HDP_HANG_ERROR__SHIFT 0x1
2439#define SLAVE_HANG_ERROR_IND__VGA_HANG_ERROR_MASK 0x4
2440#define SLAVE_HANG_ERROR_IND__VGA_HANG_ERROR__SHIFT 0x2
2441#define SLAVE_HANG_ERROR_IND__ROM_HANG_ERROR_MASK 0x8
2442#define SLAVE_HANG_ERROR_IND__ROM_HANG_ERROR__SHIFT 0x3
2443#define SLAVE_HANG_ERROR_IND__AUDIO_HANG_ERROR_MASK 0x10
2444#define SLAVE_HANG_ERROR_IND__AUDIO_HANG_ERROR__SHIFT 0x4
2445#define SLAVE_HANG_ERROR_IND__CEC_HANG_ERROR_MASK 0x20
2446#define SLAVE_HANG_ERROR_IND__CEC_HANG_ERROR__SHIFT 0x5
2447#define SLAVE_HANG_ERROR_IND__XDMA_HANG_ERROR_MASK 0x80
2448#define SLAVE_HANG_ERROR_IND__XDMA_HANG_ERROR__SHIFT 0x7
2449#define SLAVE_HANG_ERROR_IND__DOORBELL_HANG_ERROR_MASK 0x100
2450#define SLAVE_HANG_ERROR_IND__DOORBELL_HANG_ERROR__SHIFT 0x8
2451#define SLAVE_HANG_ERROR_IND__GARLIC_HANG_ERROR_MASK 0x200
2452#define SLAVE_HANG_ERROR_IND__GARLIC_HANG_ERROR__SHIFT 0x9
2453#define CAPTURE_HOST_BUSNUM_IND__CHECK_EN_MASK 0x1
2454#define CAPTURE_HOST_BUSNUM_IND__CHECK_EN__SHIFT 0x0
2455#define HOST_BUSNUM_IND__HOST_ID_MASK 0xffff
2456#define HOST_BUSNUM_IND__HOST_ID__SHIFT 0x0
2457#define PEER_REG_RANGE0_IND__START_ADDR_MASK 0xffff
2458#define PEER_REG_RANGE0_IND__START_ADDR__SHIFT 0x0
2459#define PEER_REG_RANGE0_IND__END_ADDR_MASK 0xffff0000
2460#define PEER_REG_RANGE0_IND__END_ADDR__SHIFT 0x10
2461#define PEER_REG_RANGE1_IND__START_ADDR_MASK 0xffff
2462#define PEER_REG_RANGE1_IND__START_ADDR__SHIFT 0x0
2463#define PEER_REG_RANGE1_IND__END_ADDR_MASK 0xffff0000
2464#define PEER_REG_RANGE1_IND__END_ADDR__SHIFT 0x10
2465#define PEER0_FB_OFFSET_HI_IND__PEER0_FB_OFFSET_HI_MASK 0xfffff
2466#define PEER0_FB_OFFSET_HI_IND__PEER0_FB_OFFSET_HI__SHIFT 0x0
2467#define PEER0_FB_OFFSET_LO_IND__PEER0_FB_OFFSET_LO_MASK 0xfffff
2468#define PEER0_FB_OFFSET_LO_IND__PEER0_FB_OFFSET_LO__SHIFT 0x0
2469#define PEER0_FB_OFFSET_LO_IND__PEER0_FB_EN_MASK 0x80000000
2470#define PEER0_FB_OFFSET_LO_IND__PEER0_FB_EN__SHIFT 0x1f
2471#define PEER1_FB_OFFSET_HI_IND__PEER1_FB_OFFSET_HI_MASK 0xfffff
2472#define PEER1_FB_OFFSET_HI_IND__PEER1_FB_OFFSET_HI__SHIFT 0x0
2473#define PEER1_FB_OFFSET_LO_IND__PEER1_FB_OFFSET_LO_MASK 0xfffff
2474#define PEER1_FB_OFFSET_LO_IND__PEER1_FB_OFFSET_LO__SHIFT 0x0
2475#define PEER1_FB_OFFSET_LO_IND__PEER1_FB_EN_MASK 0x80000000
2476#define PEER1_FB_OFFSET_LO_IND__PEER1_FB_EN__SHIFT 0x1f
2477#define PEER2_FB_OFFSET_HI_IND__PEER2_FB_OFFSET_HI_MASK 0xfffff
2478#define PEER2_FB_OFFSET_HI_IND__PEER2_FB_OFFSET_HI__SHIFT 0x0
2479#define PEER2_FB_OFFSET_LO_IND__PEER2_FB_OFFSET_LO_MASK 0xfffff
2480#define PEER2_FB_OFFSET_LO_IND__PEER2_FB_OFFSET_LO__SHIFT 0x0
2481#define PEER2_FB_OFFSET_LO_IND__PEER2_FB_EN_MASK 0x80000000
2482#define PEER2_FB_OFFSET_LO_IND__PEER2_FB_EN__SHIFT 0x1f
2483#define PEER3_FB_OFFSET_HI_IND__PEER3_FB_OFFSET_HI_MASK 0xfffff
2484#define PEER3_FB_OFFSET_HI_IND__PEER3_FB_OFFSET_HI__SHIFT 0x0
2485#define PEER3_FB_OFFSET_LO_IND__PEER3_FB_OFFSET_LO_MASK 0xfffff
2486#define PEER3_FB_OFFSET_LO_IND__PEER3_FB_OFFSET_LO__SHIFT 0x0
2487#define PEER3_FB_OFFSET_LO_IND__PEER3_FB_EN_MASK 0x80000000
2488#define PEER3_FB_OFFSET_LO_IND__PEER3_FB_EN__SHIFT 0x1f
2489#define DBG_BYPASS_SRBM_ACCESS_IND__DBG_BYPASS_SRBM_ACCESS_EN_MASK 0x1
2490#define DBG_BYPASS_SRBM_ACCESS_IND__DBG_BYPASS_SRBM_ACCESS_EN__SHIFT 0x0
2491#define DBG_BYPASS_SRBM_ACCESS_IND__DBG_APER_AD_MASK 0x1e
2492#define DBG_BYPASS_SRBM_ACCESS_IND__DBG_APER_AD__SHIFT 0x1
2493#define SMBUS_BACO_DUMMY_IND__SMBUS_BACO_DUMMY_DATA_MASK 0xffffffff
2494#define SMBUS_BACO_DUMMY_IND__SMBUS_BACO_DUMMY_DATA__SHIFT 0x0
2495#define BIF_DEVFUNCNUM_LIST0_IND__DEVFUNC_ID0_MASK 0xff
2496#define BIF_DEVFUNCNUM_LIST0_IND__DEVFUNC_ID0__SHIFT 0x0
2497#define BIF_DEVFUNCNUM_LIST0_IND__DEVFUNC_ID1_MASK 0xff00
2498#define BIF_DEVFUNCNUM_LIST0_IND__DEVFUNC_ID1__SHIFT 0x8
2499#define BIF_DEVFUNCNUM_LIST0_IND__DEVFUNC_ID2_MASK 0xff0000
2500#define BIF_DEVFUNCNUM_LIST0_IND__DEVFUNC_ID2__SHIFT 0x10
2501#define BIF_DEVFUNCNUM_LIST0_IND__DEVFUNC_ID3_MASK 0xff000000
2502#define BIF_DEVFUNCNUM_LIST0_IND__DEVFUNC_ID3__SHIFT 0x18
2503#define BIF_DEVFUNCNUM_LIST1_IND__DEVFUNC_ID4_MASK 0xff
2504#define BIF_DEVFUNCNUM_LIST1_IND__DEVFUNC_ID4__SHIFT 0x0
2505#define BIF_DEVFUNCNUM_LIST1_IND__DEVFUNC_ID5_MASK 0xff00
2506#define BIF_DEVFUNCNUM_LIST1_IND__DEVFUNC_ID5__SHIFT 0x8
2507#define BIF_DEVFUNCNUM_LIST1_IND__DEVFUNC_ID6_MASK 0xff0000
2508#define BIF_DEVFUNCNUM_LIST1_IND__DEVFUNC_ID6__SHIFT 0x10
2509#define BIF_DEVFUNCNUM_LIST1_IND__DEVFUNC_ID7_MASK 0xff000000
2510#define BIF_DEVFUNCNUM_LIST1_IND__DEVFUNC_ID7__SHIFT 0x18
2511#define BACO_CNTL_IND__BACO_EN_MASK 0x1
2512#define BACO_CNTL_IND__BACO_EN__SHIFT 0x0
2513#define BACO_CNTL_IND__BACO_BCLK_OFF_MASK 0x2
2514#define BACO_CNTL_IND__BACO_BCLK_OFF__SHIFT 0x1
2515#define BACO_CNTL_IND__BACO_ISO_DIS_MASK 0x4
2516#define BACO_CNTL_IND__BACO_ISO_DIS__SHIFT 0x2
2517#define BACO_CNTL_IND__BACO_POWER_OFF_MASK 0x8
2518#define BACO_CNTL_IND__BACO_POWER_OFF__SHIFT 0x3
2519#define BACO_CNTL_IND__BACO_RESET_EN_MASK 0x10
2520#define BACO_CNTL_IND__BACO_RESET_EN__SHIFT 0x4
2521#define BACO_CNTL_IND__BACO_HANG_PROTECTION_EN_MASK 0x20
2522#define BACO_CNTL_IND__BACO_HANG_PROTECTION_EN__SHIFT 0x5
2523#define BACO_CNTL_IND__BACO_MODE_MASK 0x40
2524#define BACO_CNTL_IND__BACO_MODE__SHIFT 0x6
2525#define BACO_CNTL_IND__BACO_ANA_ISO_DIS_MASK 0x80
2526#define BACO_CNTL_IND__BACO_ANA_ISO_DIS__SHIFT 0x7
2527#define BACO_CNTL_IND__RCU_BIF_CONFIG_DONE_MASK 0x100
2528#define BACO_CNTL_IND__RCU_BIF_CONFIG_DONE__SHIFT 0x8
2529#define BACO_CNTL_IND__PWRGOOD_BF_MASK 0x200
2530#define BACO_CNTL_IND__PWRGOOD_BF__SHIFT 0x9
2531#define BACO_CNTL_IND__PWRGOOD_GPIO_MASK 0x400
2532#define BACO_CNTL_IND__PWRGOOD_GPIO__SHIFT 0xa
2533#define BACO_CNTL_IND__PWRGOOD_MEM_MASK 0x800
2534#define BACO_CNTL_IND__PWRGOOD_MEM__SHIFT 0xb
2535#define BACO_CNTL_IND__PWRGOOD_DVO_MASK 0x1000
2536#define BACO_CNTL_IND__PWRGOOD_DVO__SHIFT 0xc
2537#define BACO_CNTL_IND__PWRGOOD_IDSC_MASK 0x2000
2538#define BACO_CNTL_IND__PWRGOOD_IDSC__SHIFT 0xd
2539#define BACO_CNTL_IND__BACO_POWER_OFF_DRAM_MASK 0x10000
2540#define BACO_CNTL_IND__BACO_POWER_OFF_DRAM__SHIFT 0x10
2541#define BACO_CNTL_IND__BACO_BF_MEM_PHY_ISO_CNTRL_MASK 0x20000
2542#define BACO_CNTL_IND__BACO_BF_MEM_PHY_ISO_CNTRL__SHIFT 0x11
2543#define BF_ANA_ISO_CNTL_IND__BF_ANA_ISO_DIS_MASK_MASK 0x1
2544#define BF_ANA_ISO_CNTL_IND__BF_ANA_ISO_DIS_MASK__SHIFT 0x0
2545#define BF_ANA_ISO_CNTL_IND__BF_VDDC_ISO_DIS_MASK_MASK 0x2
2546#define BF_ANA_ISO_CNTL_IND__BF_VDDC_ISO_DIS_MASK__SHIFT 0x1
2547#define MEM_TYPE_CNTL_IND__BF_MEM_PHY_G5_G3_MASK 0x1
2548#define MEM_TYPE_CNTL_IND__BF_MEM_PHY_G5_G3__SHIFT 0x0
2549#define BIF_BACO_DEBUG_IND__BIF_BACO_SCANDUMP_FLG_MASK 0x1
2550#define BIF_BACO_DEBUG_IND__BIF_BACO_SCANDUMP_FLG__SHIFT 0x0
2551#define BIF_BACO_DEBUG_LATCH_IND__BIF_BACO_LATCH_FLG_MASK 0x1
2552#define BIF_BACO_DEBUG_LATCH_IND__BIF_BACO_LATCH_FLG__SHIFT 0x0
2553#define BACO_CNTL_MISC_IND__BIF_ROM_REQ_DIS_MASK 0x1
2554#define BACO_CNTL_MISC_IND__BIF_ROM_REQ_DIS__SHIFT 0x0
2555#define BACO_CNTL_MISC_IND__BIF_AZ_REQ_DIS_MASK 0x2
2556#define BACO_CNTL_MISC_IND__BIF_AZ_REQ_DIS__SHIFT 0x1
2557#define BACO_CNTL_MISC_IND__BACO_LINK_RST_WIDTH_SEL_MASK 0xc
2558#define BACO_CNTL_MISC_IND__BACO_LINK_RST_WIDTH_SEL__SHIFT 0x2
2559#define SMU_BIF_VDDGFX_PWR_STATUS_IND__VDDGFX_GFX_PWR_OFF_MASK 0x1
2560#define SMU_BIF_VDDGFX_PWR_STATUS_IND__VDDGFX_GFX_PWR_OFF__SHIFT 0x0
2561#define BIF_VDDGFX_GFX0_LOWER_IND__VDDGFX_GFX0_REG_LOWER_MASK 0x3fffc
2562#define BIF_VDDGFX_GFX0_LOWER_IND__VDDGFX_GFX0_REG_LOWER__SHIFT 0x2
2563#define BIF_VDDGFX_GFX0_LOWER_IND__VDDGFX_GFX0_REG_CMP_EN_MASK 0x40000000
2564#define BIF_VDDGFX_GFX0_LOWER_IND__VDDGFX_GFX0_REG_CMP_EN__SHIFT 0x1e
2565#define BIF_VDDGFX_GFX0_LOWER_IND__VDDGFX_GFX0_REG_STALL_EN_MASK 0x80000000
2566#define BIF_VDDGFX_GFX0_LOWER_IND__VDDGFX_GFX0_REG_STALL_EN__SHIFT 0x1f
2567#define BIF_VDDGFX_GFX0_UPPER_IND__VDDGFX_GFX0_REG_UPPER_MASK 0x3fffc
2568#define BIF_VDDGFX_GFX0_UPPER_IND__VDDGFX_GFX0_REG_UPPER__SHIFT 0x2
2569#define BIF_VDDGFX_GFX1_LOWER_IND__VDDGFX_GFX1_REG_LOWER_MASK 0x3fffc
2570#define BIF_VDDGFX_GFX1_LOWER_IND__VDDGFX_GFX1_REG_LOWER__SHIFT 0x2
2571#define BIF_VDDGFX_GFX1_LOWER_IND__VDDGFX_GFX1_REG_CMP_EN_MASK 0x40000000
2572#define BIF_VDDGFX_GFX1_LOWER_IND__VDDGFX_GFX1_REG_CMP_EN__SHIFT 0x1e
2573#define BIF_VDDGFX_GFX1_LOWER_IND__VDDGFX_GFX1_REG_STALL_EN_MASK 0x80000000
2574#define BIF_VDDGFX_GFX1_LOWER_IND__VDDGFX_GFX1_REG_STALL_EN__SHIFT 0x1f
2575#define BIF_VDDGFX_GFX1_UPPER_IND__VDDGFX_GFX1_REG_UPPER_MASK 0x3fffc
2576#define BIF_VDDGFX_GFX1_UPPER_IND__VDDGFX_GFX1_REG_UPPER__SHIFT 0x2
2577#define BIF_VDDGFX_GFX2_LOWER_IND__VDDGFX_GFX2_REG_LOWER_MASK 0x3fffc
2578#define BIF_VDDGFX_GFX2_LOWER_IND__VDDGFX_GFX2_REG_LOWER__SHIFT 0x2
2579#define BIF_VDDGFX_GFX2_LOWER_IND__VDDGFX_GFX2_REG_CMP_EN_MASK 0x40000000
2580#define BIF_VDDGFX_GFX2_LOWER_IND__VDDGFX_GFX2_REG_CMP_EN__SHIFT 0x1e
2581#define BIF_VDDGFX_GFX2_LOWER_IND__VDDGFX_GFX2_REG_STALL_EN_MASK 0x80000000
2582#define BIF_VDDGFX_GFX2_LOWER_IND__VDDGFX_GFX2_REG_STALL_EN__SHIFT 0x1f
2583#define BIF_VDDGFX_GFX2_UPPER_IND__VDDGFX_GFX2_REG_UPPER_MASK 0x3fffc
2584#define BIF_VDDGFX_GFX2_UPPER_IND__VDDGFX_GFX2_REG_UPPER__SHIFT 0x2
2585#define BIF_VDDGFX_GFX3_LOWER_IND__VDDGFX_GFX3_REG_LOWER_MASK 0x3fffc
2586#define BIF_VDDGFX_GFX3_LOWER_IND__VDDGFX_GFX3_REG_LOWER__SHIFT 0x2
2587#define BIF_VDDGFX_GFX3_LOWER_IND__VDDGFX_GFX3_REG_CMP_EN_MASK 0x40000000
2588#define BIF_VDDGFX_GFX3_LOWER_IND__VDDGFX_GFX3_REG_CMP_EN__SHIFT 0x1e
2589#define BIF_VDDGFX_GFX3_LOWER_IND__VDDGFX_GFX3_REG_STALL_EN_MASK 0x80000000
2590#define BIF_VDDGFX_GFX3_LOWER_IND__VDDGFX_GFX3_REG_STALL_EN__SHIFT 0x1f
2591#define BIF_VDDGFX_GFX3_UPPER_IND__VDDGFX_GFX3_REG_UPPER_MASK 0x3fffc
2592#define BIF_VDDGFX_GFX3_UPPER_IND__VDDGFX_GFX3_REG_UPPER__SHIFT 0x2
2593#define BIF_VDDGFX_GFX4_LOWER_IND__VDDGFX_GFX4_REG_LOWER_MASK 0x3fffc
2594#define BIF_VDDGFX_GFX4_LOWER_IND__VDDGFX_GFX4_REG_LOWER__SHIFT 0x2
2595#define BIF_VDDGFX_GFX4_LOWER_IND__VDDGFX_GFX4_REG_CMP_EN_MASK 0x40000000
2596#define BIF_VDDGFX_GFX4_LOWER_IND__VDDGFX_GFX4_REG_CMP_EN__SHIFT 0x1e
2597#define BIF_VDDGFX_GFX4_LOWER_IND__VDDGFX_GFX4_REG_STALL_EN_MASK 0x80000000
2598#define BIF_VDDGFX_GFX4_LOWER_IND__VDDGFX_GFX4_REG_STALL_EN__SHIFT 0x1f
2599#define BIF_VDDGFX_GFX4_UPPER_IND__VDDGFX_GFX4_REG_UPPER_MASK 0x3fffc
2600#define BIF_VDDGFX_GFX4_UPPER_IND__VDDGFX_GFX4_REG_UPPER__SHIFT 0x2
2601#define BIF_VDDGFX_GFX5_LOWER_IND__VDDGFX_GFX5_REG_LOWER_MASK 0x3fffc
2602#define BIF_VDDGFX_GFX5_LOWER_IND__VDDGFX_GFX5_REG_LOWER__SHIFT 0x2
2603#define BIF_VDDGFX_GFX5_LOWER_IND__VDDGFX_GFX5_REG_CMP_EN_MASK 0x40000000
2604#define BIF_VDDGFX_GFX5_LOWER_IND__VDDGFX_GFX5_REG_CMP_EN__SHIFT 0x1e
2605#define BIF_VDDGFX_GFX5_LOWER_IND__VDDGFX_GFX5_REG_STALL_EN_MASK 0x80000000
2606#define BIF_VDDGFX_GFX5_LOWER_IND__VDDGFX_GFX5_REG_STALL_EN__SHIFT 0x1f
2607#define BIF_VDDGFX_GFX5_UPPER_IND__VDDGFX_GFX5_REG_UPPER_MASK 0x3fffc
2608#define BIF_VDDGFX_GFX5_UPPER_IND__VDDGFX_GFX5_REG_UPPER__SHIFT 0x2
2609#define BIF_VDDGFX_RSV1_LOWER_IND__VDDGFX_RSV1_REG_LOWER_MASK 0x3fffc
2610#define BIF_VDDGFX_RSV1_LOWER_IND__VDDGFX_RSV1_REG_LOWER__SHIFT 0x2
2611#define BIF_VDDGFX_RSV1_LOWER_IND__VDDGFX_RSV1_REG_CMP_EN_MASK 0x40000000
2612#define BIF_VDDGFX_RSV1_LOWER_IND__VDDGFX_RSV1_REG_CMP_EN__SHIFT 0x1e
2613#define BIF_VDDGFX_RSV1_LOWER_IND__VDDGFX_RSV1_REG_STALL_EN_MASK 0x80000000
2614#define BIF_VDDGFX_RSV1_LOWER_IND__VDDGFX_RSV1_REG_STALL_EN__SHIFT 0x1f
2615#define BIF_VDDGFX_RSV1_UPPER_IND__VDDGFX_RSV1_REG_UPPER_MASK 0x3fffc
2616#define BIF_VDDGFX_RSV1_UPPER_IND__VDDGFX_RSV1_REG_UPPER__SHIFT 0x2
2617#define BIF_VDDGFX_RSV2_LOWER_IND__VDDGFX_RSV2_REG_LOWER_MASK 0x3fffc
2618#define BIF_VDDGFX_RSV2_LOWER_IND__VDDGFX_RSV2_REG_LOWER__SHIFT 0x2
2619#define BIF_VDDGFX_RSV2_LOWER_IND__VDDGFX_RSV2_REG_CMP_EN_MASK 0x40000000
2620#define BIF_VDDGFX_RSV2_LOWER_IND__VDDGFX_RSV2_REG_CMP_EN__SHIFT 0x1e
2621#define BIF_VDDGFX_RSV2_LOWER_IND__VDDGFX_RSV2_REG_STALL_EN_MASK 0x80000000
2622#define BIF_VDDGFX_RSV2_LOWER_IND__VDDGFX_RSV2_REG_STALL_EN__SHIFT 0x1f
2623#define BIF_VDDGFX_RSV2_UPPER_IND__VDDGFX_RSV2_REG_UPPER_MASK 0x3fffc
2624#define BIF_VDDGFX_RSV2_UPPER_IND__VDDGFX_RSV2_REG_UPPER__SHIFT 0x2
2625#define BIF_VDDGFX_RSV3_LOWER_IND__VDDGFX_RSV3_REG_LOWER_MASK 0x3fffc
2626#define BIF_VDDGFX_RSV3_LOWER_IND__VDDGFX_RSV3_REG_LOWER__SHIFT 0x2
2627#define BIF_VDDGFX_RSV3_LOWER_IND__VDDGFX_RSV3_REG_CMP_EN_MASK 0x40000000
2628#define BIF_VDDGFX_RSV3_LOWER_IND__VDDGFX_RSV3_REG_CMP_EN__SHIFT 0x1e
2629#define BIF_VDDGFX_RSV3_LOWER_IND__VDDGFX_RSV3_REG_STALL_EN_MASK 0x80000000
2630#define BIF_VDDGFX_RSV3_LOWER_IND__VDDGFX_RSV3_REG_STALL_EN__SHIFT 0x1f
2631#define BIF_VDDGFX_RSV3_UPPER_IND__VDDGFX_RSV3_REG_UPPER_MASK 0x3fffc
2632#define BIF_VDDGFX_RSV3_UPPER_IND__VDDGFX_RSV3_REG_UPPER__SHIFT 0x2
2633#define BIF_VDDGFX_RSV4_LOWER_IND__VDDGFX_RSV4_REG_LOWER_MASK 0x3fffc
2634#define BIF_VDDGFX_RSV4_LOWER_IND__VDDGFX_RSV4_REG_LOWER__SHIFT 0x2
2635#define BIF_VDDGFX_RSV4_LOWER_IND__VDDGFX_RSV4_REG_CMP_EN_MASK 0x40000000
2636#define BIF_VDDGFX_RSV4_LOWER_IND__VDDGFX_RSV4_REG_CMP_EN__SHIFT 0x1e
2637#define BIF_VDDGFX_RSV4_LOWER_IND__VDDGFX_RSV4_REG_STALL_EN_MASK 0x80000000
2638#define BIF_VDDGFX_RSV4_LOWER_IND__VDDGFX_RSV4_REG_STALL_EN__SHIFT 0x1f
2639#define BIF_VDDGFX_RSV4_UPPER_IND__VDDGFX_RSV4_REG_UPPER_MASK 0x3fffc
2640#define BIF_VDDGFX_RSV4_UPPER_IND__VDDGFX_RSV4_REG_UPPER__SHIFT 0x2
2641#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_HDP_CMP_EN_MASK 0x1
2642#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_HDP_CMP_EN__SHIFT 0x0
2643#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_HDP_STALL_EN_MASK 0x2
2644#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_HDP_STALL_EN__SHIFT 0x1
2645#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_XDMA_CMP_EN_MASK 0x4
2646#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_XDMA_CMP_EN__SHIFT 0x2
2647#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_XDMA_STALL_EN_MASK 0x8
2648#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_XDMA_STALL_EN__SHIFT 0x3
2649#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_VGA_CMP_EN_MASK 0x10
2650#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_VGA_CMP_EN__SHIFT 0x4
2651#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_VGA_STALL_EN_MASK 0x20
2652#define BIF_VDDGFX_FB_CMP_IND__VDDGFX_FB_VGA_STALL_EN__SHIFT 0x5
2653#define BIF_DOORBELL_GBLAPER1_LOWER_IND__DOORBELL_GBLAPER1_LOWER_MASK 0xffc
2654#define BIF_DOORBELL_GBLAPER1_LOWER_IND__DOORBELL_GBLAPER1_LOWER__SHIFT 0x2
2655#define BIF_DOORBELL_GBLAPER1_LOWER_IND__DOORBELL_GBLAPER1_EN_MASK 0x80000000
2656#define BIF_DOORBELL_GBLAPER1_LOWER_IND__DOORBELL_GBLAPER1_EN__SHIFT 0x1f
2657#define BIF_DOORBELL_GBLAPER1_UPPER_IND__DOORBELL_GBLAPER1_UPPER_MASK 0xffc
2658#define BIF_DOORBELL_GBLAPER1_UPPER_IND__DOORBELL_GBLAPER1_UPPER__SHIFT 0x2
2659#define BIF_DOORBELL_GBLAPER2_LOWER_IND__DOORBELL_GBLAPER2_LOWER_MASK 0xffc
2660#define BIF_DOORBELL_GBLAPER2_LOWER_IND__DOORBELL_GBLAPER2_LOWER__SHIFT 0x2
2661#define BIF_DOORBELL_GBLAPER2_LOWER_IND__DOORBELL_GBLAPER2_EN_MASK 0x80000000
2662#define BIF_DOORBELL_GBLAPER2_LOWER_IND__DOORBELL_GBLAPER2_EN__SHIFT 0x1f
2663#define BIF_DOORBELL_GBLAPER2_UPPER_IND__DOORBELL_GBLAPER2_UPPER_MASK 0xffc
2664#define BIF_DOORBELL_GBLAPER2_UPPER_IND__DOORBELL_GBLAPER2_UPPER__SHIFT 0x2
2665#define BIF_SMU_INDEX_IND__BIF_SMU_INDEX_MASK 0x7fffc
2666#define BIF_SMU_INDEX_IND__BIF_SMU_INDEX__SHIFT 0x2
2667#define BIF_SMU_DATA_IND__BIF_SMU_DATA_MASK 0x7fffc
2668#define BIF_SMU_DATA_IND__BIF_SMU_DATA__SHIFT 0x2
2669#define IMPCTL_RESET_IND__IMP_SW_RESET_MASK 0x1
2670#define IMPCTL_RESET_IND__IMP_SW_RESET__SHIFT 0x0
2671#define GARLIC_FLUSH_CNTL_IND__CP_RB0_WPTR_MASK 0x1
2672#define GARLIC_FLUSH_CNTL_IND__CP_RB0_WPTR__SHIFT 0x0
2673#define GARLIC_FLUSH_CNTL_IND__CP_RB1_WPTR_MASK 0x2
2674#define GARLIC_FLUSH_CNTL_IND__CP_RB1_WPTR__SHIFT 0x1
2675#define GARLIC_FLUSH_CNTL_IND__CP_RB2_WPTR_MASK 0x4
2676#define GARLIC_FLUSH_CNTL_IND__CP_RB2_WPTR__SHIFT 0x2
2677#define GARLIC_FLUSH_CNTL_IND__UVD_RBC_RB_WPTR_MASK 0x8
2678#define GARLIC_FLUSH_CNTL_IND__UVD_RBC_RB_WPTR__SHIFT 0x3
2679#define GARLIC_FLUSH_CNTL_IND__SDMA0_GFX_RB_WPTR_MASK 0x10
2680#define GARLIC_FLUSH_CNTL_IND__SDMA0_GFX_RB_WPTR__SHIFT 0x4
2681#define GARLIC_FLUSH_CNTL_IND__SDMA1_GFX_RB_WPTR_MASK 0x20
2682#define GARLIC_FLUSH_CNTL_IND__SDMA1_GFX_RB_WPTR__SHIFT 0x5
2683#define GARLIC_FLUSH_CNTL_IND__CP_DMA_ME_COMMAND_MASK 0x40
2684#define GARLIC_FLUSH_CNTL_IND__CP_DMA_ME_COMMAND__SHIFT 0x6
2685#define GARLIC_FLUSH_CNTL_IND__CP_DMA_PFP_COMMAND_MASK 0x80
2686#define GARLIC_FLUSH_CNTL_IND__CP_DMA_PFP_COMMAND__SHIFT 0x7
2687#define GARLIC_FLUSH_CNTL_IND__SAM_SAB_RBI_WPTR_MASK 0x100
2688#define GARLIC_FLUSH_CNTL_IND__SAM_SAB_RBI_WPTR__SHIFT 0x8
2689#define GARLIC_FLUSH_CNTL_IND__SAM_SAB_RBO_WPTR_MASK 0x200
2690#define GARLIC_FLUSH_CNTL_IND__SAM_SAB_RBO_WPTR__SHIFT 0x9
2691#define GARLIC_FLUSH_CNTL_IND__VCE_OUT_RB_WPTR_MASK 0x400
2692#define GARLIC_FLUSH_CNTL_IND__VCE_OUT_RB_WPTR__SHIFT 0xa
2693#define GARLIC_FLUSH_CNTL_IND__VCE_RB_WPTR2_MASK 0x800
2694#define GARLIC_FLUSH_CNTL_IND__VCE_RB_WPTR2__SHIFT 0xb
2695#define GARLIC_FLUSH_CNTL_IND__VCE_RB_WPTR_MASK 0x1000
2696#define GARLIC_FLUSH_CNTL_IND__VCE_RB_WPTR__SHIFT 0xc
2697#define GARLIC_FLUSH_CNTL_IND__HOST_DOORBELL_MASK 0x2000
2698#define GARLIC_FLUSH_CNTL_IND__HOST_DOORBELL__SHIFT 0xd
2699#define GARLIC_FLUSH_CNTL_IND__SELFRING_DOORBELL_MASK 0x4000
2700#define GARLIC_FLUSH_CNTL_IND__SELFRING_DOORBELL__SHIFT 0xe
2701#define GARLIC_FLUSH_CNTL_IND__CP_DMA_PIO_COMMAND_MASK 0x8000
2702#define GARLIC_FLUSH_CNTL_IND__CP_DMA_PIO_COMMAND__SHIFT 0xf
2703#define GARLIC_FLUSH_CNTL_IND__DISPLAY_MASK 0x10000
2704#define GARLIC_FLUSH_CNTL_IND__DISPLAY__SHIFT 0x10
2705#define GARLIC_FLUSH_CNTL_IND__SDMA2_GFX_RB_WPTR_MASK 0x20000
2706#define GARLIC_FLUSH_CNTL_IND__SDMA2_GFX_RB_WPTR__SHIFT 0x11
2707#define GARLIC_FLUSH_CNTL_IND__SDMA3_GFX_RB_WPTR_MASK 0x40000
2708#define GARLIC_FLUSH_CNTL_IND__SDMA3_GFX_RB_WPTR__SHIFT 0x12
2709#define GARLIC_FLUSH_CNTL_IND__IGNORE_MC_DISABLE_MASK 0x40000000
2710#define GARLIC_FLUSH_CNTL_IND__IGNORE_MC_DISABLE__SHIFT 0x1e
2711#define GARLIC_FLUSH_CNTL_IND__DISABLE_ALL_MASK 0x80000000
2712#define GARLIC_FLUSH_CNTL_IND__DISABLE_ALL__SHIFT 0x1f
2713#define GARLIC_FLUSH_REQ_IND__FLUSH_REQ_MASK 0x1
2714#define GARLIC_FLUSH_REQ_IND__FLUSH_REQ__SHIFT 0x0
2715#define GPU_GARLIC_FLUSH_REQ_IND__CP0_MASK 0x1
2716#define GPU_GARLIC_FLUSH_REQ_IND__CP0__SHIFT 0x0
2717#define GPU_GARLIC_FLUSH_REQ_IND__CP1_MASK 0x2
2718#define GPU_GARLIC_FLUSH_REQ_IND__CP1__SHIFT 0x1
2719#define GPU_GARLIC_FLUSH_REQ_IND__CP2_MASK 0x4
2720#define GPU_GARLIC_FLUSH_REQ_IND__CP2__SHIFT 0x2
2721#define GPU_GARLIC_FLUSH_REQ_IND__CP3_MASK 0x8
2722#define GPU_GARLIC_FLUSH_REQ_IND__CP3__SHIFT 0x3
2723#define GPU_GARLIC_FLUSH_REQ_IND__CP4_MASK 0x10
2724#define GPU_GARLIC_FLUSH_REQ_IND__CP4__SHIFT 0x4
2725#define GPU_GARLIC_FLUSH_REQ_IND__CP5_MASK 0x20
2726#define GPU_GARLIC_FLUSH_REQ_IND__CP5__SHIFT 0x5
2727#define GPU_GARLIC_FLUSH_REQ_IND__CP6_MASK 0x40
2728#define GPU_GARLIC_FLUSH_REQ_IND__CP6__SHIFT 0x6
2729#define GPU_GARLIC_FLUSH_REQ_IND__CP7_MASK 0x80
2730#define GPU_GARLIC_FLUSH_REQ_IND__CP7__SHIFT 0x7
2731#define GPU_GARLIC_FLUSH_REQ_IND__CP8_MASK 0x100
2732#define GPU_GARLIC_FLUSH_REQ_IND__CP8__SHIFT 0x8
2733#define GPU_GARLIC_FLUSH_REQ_IND__CP9_MASK 0x200
2734#define GPU_GARLIC_FLUSH_REQ_IND__CP9__SHIFT 0x9
2735#define GPU_GARLIC_FLUSH_REQ_IND__SDMA0_MASK 0x400
2736#define GPU_GARLIC_FLUSH_REQ_IND__SDMA0__SHIFT 0xa
2737#define GPU_GARLIC_FLUSH_REQ_IND__SDMA1_MASK 0x800
2738#define GPU_GARLIC_FLUSH_REQ_IND__SDMA1__SHIFT 0xb
2739#define GPU_GARLIC_FLUSH_REQ_IND__SDMA2_MASK 0x1000
2740#define GPU_GARLIC_FLUSH_REQ_IND__SDMA2__SHIFT 0xc
2741#define GPU_GARLIC_FLUSH_REQ_IND__SDMA3_MASK 0x2000
2742#define GPU_GARLIC_FLUSH_REQ_IND__SDMA3__SHIFT 0xd
2743#define GPU_GARLIC_FLUSH_DONE_IND__CP0_MASK 0x1
2744#define GPU_GARLIC_FLUSH_DONE_IND__CP0__SHIFT 0x0
2745#define GPU_GARLIC_FLUSH_DONE_IND__CP1_MASK 0x2
2746#define GPU_GARLIC_FLUSH_DONE_IND__CP1__SHIFT 0x1
2747#define GPU_GARLIC_FLUSH_DONE_IND__CP2_MASK 0x4
2748#define GPU_GARLIC_FLUSH_DONE_IND__CP2__SHIFT 0x2
2749#define GPU_GARLIC_FLUSH_DONE_IND__CP3_MASK 0x8
2750#define GPU_GARLIC_FLUSH_DONE_IND__CP3__SHIFT 0x3
2751#define GPU_GARLIC_FLUSH_DONE_IND__CP4_MASK 0x10
2752#define GPU_GARLIC_FLUSH_DONE_IND__CP4__SHIFT 0x4
2753#define GPU_GARLIC_FLUSH_DONE_IND__CP5_MASK 0x20
2754#define GPU_GARLIC_FLUSH_DONE_IND__CP5__SHIFT 0x5
2755#define GPU_GARLIC_FLUSH_DONE_IND__CP6_MASK 0x40
2756#define GPU_GARLIC_FLUSH_DONE_IND__CP6__SHIFT 0x6
2757#define GPU_GARLIC_FLUSH_DONE_IND__CP7_MASK 0x80
2758#define GPU_GARLIC_FLUSH_DONE_IND__CP7__SHIFT 0x7
2759#define GPU_GARLIC_FLUSH_DONE_IND__CP8_MASK 0x100
2760#define GPU_GARLIC_FLUSH_DONE_IND__CP8__SHIFT 0x8
2761#define GPU_GARLIC_FLUSH_DONE_IND__CP9_MASK 0x200
2762#define GPU_GARLIC_FLUSH_DONE_IND__CP9__SHIFT 0x9
2763#define GPU_GARLIC_FLUSH_DONE_IND__SDMA0_MASK 0x400
2764#define GPU_GARLIC_FLUSH_DONE_IND__SDMA0__SHIFT 0xa
2765#define GPU_GARLIC_FLUSH_DONE_IND__SDMA1_MASK 0x800
2766#define GPU_GARLIC_FLUSH_DONE_IND__SDMA1__SHIFT 0xb
2767#define GPU_GARLIC_FLUSH_DONE_IND__SDMA2_MASK 0x1000
2768#define GPU_GARLIC_FLUSH_DONE_IND__SDMA2__SHIFT 0xc
2769#define GPU_GARLIC_FLUSH_DONE_IND__SDMA3_MASK 0x2000
2770#define GPU_GARLIC_FLUSH_DONE_IND__SDMA3__SHIFT 0xd
2771#define GARLIC_COHE_CP_RB0_WPTR_IND__ADDRESS_MASK 0x7fffc
2772#define GARLIC_COHE_CP_RB0_WPTR_IND__ADDRESS__SHIFT 0x2
2773#define GARLIC_COHE_CP_RB1_WPTR_IND__ADDRESS_MASK 0x7fffc
2774#define GARLIC_COHE_CP_RB1_WPTR_IND__ADDRESS__SHIFT 0x2
2775#define GARLIC_COHE_CP_RB2_WPTR_IND__ADDRESS_MASK 0x7fffc
2776#define GARLIC_COHE_CP_RB2_WPTR_IND__ADDRESS__SHIFT 0x2
2777#define GARLIC_COHE_UVD_RBC_RB_WPTR_IND__ADDRESS_MASK 0x7fffc
2778#define GARLIC_COHE_UVD_RBC_RB_WPTR_IND__ADDRESS__SHIFT 0x2
2779#define GARLIC_COHE_SDMA0_GFX_RB_WPTR_IND__ADDRESS_MASK 0x7fffc
2780#define GARLIC_COHE_SDMA0_GFX_RB_WPTR_IND__ADDRESS__SHIFT 0x2
2781#define GARLIC_COHE_SDMA1_GFX_RB_WPTR_IND__ADDRESS_MASK 0x7fffc
2782#define GARLIC_COHE_SDMA1_GFX_RB_WPTR_IND__ADDRESS__SHIFT 0x2
2783#define GARLIC_COHE_CP_DMA_ME_COMMAND_IND__ADDRESS_MASK 0x7fffc
2784#define GARLIC_COHE_CP_DMA_ME_COMMAND_IND__ADDRESS__SHIFT 0x2
2785#define GARLIC_COHE_CP_DMA_PFP_COMMAND_IND__ADDRESS_MASK 0x7fffc
2786#define GARLIC_COHE_CP_DMA_PFP_COMMAND_IND__ADDRESS__SHIFT 0x2
2787#define GARLIC_COHE_SAM_SAB_RBI_WPTR_IND__ADDRESS_MASK 0x7fffc
2788#define GARLIC_COHE_SAM_SAB_RBI_WPTR_IND__ADDRESS__SHIFT 0x2
2789#define GARLIC_COHE_SAM_SAB_RBO_WPTR_IND__ADDRESS_MASK 0x7fffc
2790#define GARLIC_COHE_SAM_SAB_RBO_WPTR_IND__ADDRESS__SHIFT 0x2
2791#define GARLIC_COHE_VCE_OUT_RB_WPTR_IND__ADDRESS_MASK 0x7fffc
2792#define GARLIC_COHE_VCE_OUT_RB_WPTR_IND__ADDRESS__SHIFT 0x2
2793#define GARLIC_COHE_VCE_RB_WPTR2_IND__ADDRESS_MASK 0x7fffc
2794#define GARLIC_COHE_VCE_RB_WPTR2_IND__ADDRESS__SHIFT 0x2
2795#define GARLIC_COHE_VCE_RB_WPTR_IND__ADDRESS_MASK 0x7fffc
2796#define GARLIC_COHE_VCE_RB_WPTR_IND__ADDRESS__SHIFT 0x2
2797#define GARLIC_COHE_SDMA2_GFX_RB_WPTR_IND__ADDRESS_MASK 0x7fffc
2798#define GARLIC_COHE_SDMA2_GFX_RB_WPTR_IND__ADDRESS__SHIFT 0x2
2799#define GARLIC_COHE_SDMA3_GFX_RB_WPTR_IND__ADDRESS_MASK 0x7fffc
2800#define GARLIC_COHE_SDMA3_GFX_RB_WPTR_IND__ADDRESS__SHIFT 0x2
2801#define GARLIC_COHE_CP_DMA_PIO_COMMAND_IND__ADDRESS_MASK 0x7fffc
2802#define GARLIC_COHE_CP_DMA_PIO_COMMAND_IND__ADDRESS__SHIFT 0x2
2803#define GARLIC_COHE_GARLIC_FLUSH_REQ_IND__ADDRESS_MASK 0x7fffc
2804#define GARLIC_COHE_GARLIC_FLUSH_REQ_IND__ADDRESS__SHIFT 0x2
2805#define REMAP_HDP_MEM_FLUSH_CNTL_IND__ADDRESS_MASK 0x7fffc
2806#define REMAP_HDP_MEM_FLUSH_CNTL_IND__ADDRESS__SHIFT 0x2
2807#define REMAP_HDP_REG_FLUSH_CNTL_IND__ADDRESS_MASK 0x7fffc
2808#define REMAP_HDP_REG_FLUSH_CNTL_IND__ADDRESS__SHIFT 0x2
2809#define BIOS_SCRATCH_0_IND__BIOS_SCRATCH_0_MASK 0xffffffff
2810#define BIOS_SCRATCH_0_IND__BIOS_SCRATCH_0__SHIFT 0x0
2811#define BIOS_SCRATCH_1_IND__BIOS_SCRATCH_1_MASK 0xffffffff
2812#define BIOS_SCRATCH_1_IND__BIOS_SCRATCH_1__SHIFT 0x0
2813#define BIOS_SCRATCH_2_IND__BIOS_SCRATCH_2_MASK 0xffffffff
2814#define BIOS_SCRATCH_2_IND__BIOS_SCRATCH_2__SHIFT 0x0
2815#define BIOS_SCRATCH_3_IND__BIOS_SCRATCH_3_MASK 0xffffffff
2816#define BIOS_SCRATCH_3_IND__BIOS_SCRATCH_3__SHIFT 0x0
2817#define BIOS_SCRATCH_4_IND__BIOS_SCRATCH_4_MASK 0xffffffff
2818#define BIOS_SCRATCH_4_IND__BIOS_SCRATCH_4__SHIFT 0x0
2819#define BIOS_SCRATCH_5_IND__BIOS_SCRATCH_5_MASK 0xffffffff
2820#define BIOS_SCRATCH_5_IND__BIOS_SCRATCH_5__SHIFT 0x0
2821#define BIOS_SCRATCH_6_IND__BIOS_SCRATCH_6_MASK 0xffffffff
2822#define BIOS_SCRATCH_6_IND__BIOS_SCRATCH_6__SHIFT 0x0
2823#define BIOS_SCRATCH_7_IND__BIOS_SCRATCH_7_MASK 0xffffffff
2824#define BIOS_SCRATCH_7_IND__BIOS_SCRATCH_7__SHIFT 0x0
2825#define BIOS_SCRATCH_8_IND__BIOS_SCRATCH_8_MASK 0xffffffff
2826#define BIOS_SCRATCH_8_IND__BIOS_SCRATCH_8__SHIFT 0x0
2827#define BIOS_SCRATCH_9_IND__BIOS_SCRATCH_9_MASK 0xffffffff
2828#define BIOS_SCRATCH_9_IND__BIOS_SCRATCH_9__SHIFT 0x0
2829#define BIOS_SCRATCH_10_IND__BIOS_SCRATCH_10_MASK 0xffffffff
2830#define BIOS_SCRATCH_10_IND__BIOS_SCRATCH_10__SHIFT 0x0
2831#define BIOS_SCRATCH_11_IND__BIOS_SCRATCH_11_MASK 0xffffffff
2832#define BIOS_SCRATCH_11_IND__BIOS_SCRATCH_11__SHIFT 0x0
2833#define BIOS_SCRATCH_12_IND__BIOS_SCRATCH_12_MASK 0xffffffff
2834#define BIOS_SCRATCH_12_IND__BIOS_SCRATCH_12__SHIFT 0x0
2835#define BIOS_SCRATCH_13_IND__BIOS_SCRATCH_13_MASK 0xffffffff
2836#define BIOS_SCRATCH_13_IND__BIOS_SCRATCH_13__SHIFT 0x0
2837#define BIOS_SCRATCH_14_IND__BIOS_SCRATCH_14_MASK 0xffffffff
2838#define BIOS_SCRATCH_14_IND__BIOS_SCRATCH_14__SHIFT 0x0
2839#define BIOS_SCRATCH_15_IND__BIOS_SCRATCH_15_MASK 0xffffffff
2840#define BIOS_SCRATCH_15_IND__BIOS_SCRATCH_15__SHIFT 0x0
2841#define BIF_RB_CNTL_IND__RB_ENABLE_MASK 0x1
2842#define BIF_RB_CNTL_IND__RB_ENABLE__SHIFT 0x0
2843#define BIF_RB_CNTL_IND__RB_SIZE_MASK 0x3e
2844#define BIF_RB_CNTL_IND__RB_SIZE__SHIFT 0x1
2845#define BIF_RB_CNTL_IND__WPTR_WRITEBACK_ENABLE_MASK 0x100
2846#define BIF_RB_CNTL_IND__WPTR_WRITEBACK_ENABLE__SHIFT 0x8
2847#define BIF_RB_CNTL_IND__WPTR_WRITEBACK_TIMER_MASK 0x3e00
2848#define BIF_RB_CNTL_IND__WPTR_WRITEBACK_TIMER__SHIFT 0x9
2849#define BIF_RB_CNTL_IND__BIF_RB_TRAN_MASK 0x20000
2850#define BIF_RB_CNTL_IND__BIF_RB_TRAN__SHIFT 0x11
2851#define BIF_RB_CNTL_IND__WPTR_OVERFLOW_CLEAR_MASK 0x80000000
2852#define BIF_RB_CNTL_IND__WPTR_OVERFLOW_CLEAR__SHIFT 0x1f
2853#define BIF_RB_BASE_IND__ADDR_MASK 0xffffffff
2854#define BIF_RB_BASE_IND__ADDR__SHIFT 0x0
2855#define BIF_RB_RPTR_IND__OFFSET_MASK 0x3fffc
2856#define BIF_RB_RPTR_IND__OFFSET__SHIFT 0x2
2857#define BIF_RB_WPTR_IND__BIF_RB_OVERFLOW_MASK 0x1
2858#define BIF_RB_WPTR_IND__BIF_RB_OVERFLOW__SHIFT 0x0
2859#define BIF_RB_WPTR_IND__OFFSET_MASK 0x3fffc
2860#define BIF_RB_WPTR_IND__OFFSET__SHIFT 0x2
2861#define BIF_RB_WPTR_ADDR_HI_IND__ADDR_MASK 0xff
2862#define BIF_RB_WPTR_ADDR_HI_IND__ADDR__SHIFT 0x0
2863#define BIF_RB_WPTR_ADDR_LO_IND__ADDR_MASK 0xfffffffc
2864#define BIF_RB_WPTR_ADDR_LO_IND__ADDR__SHIFT 0x2
2865#define NB_GBIF_INDEX__NB_GBIF_IND_ADDR_MASK 0xffffffff
2866#define NB_GBIF_INDEX__NB_GBIF_IND_ADDR__SHIFT 0x0
2867#define NB_GBIF_DATA__NB_GBIF_DATA_MASK 0xffffffff
2868#define NB_GBIF_DATA__NB_GBIF_DATA__SHIFT 0x0
2869#define PCIE_INDEX__PCIE_INDEX_MASK 0xffffffff
2870#define PCIE_INDEX__PCIE_INDEX__SHIFT 0x0
2871#define PCIE_DATA__PCIE_DATA_MASK 0xffffffff
2872#define PCIE_DATA__PCIE_DATA__SHIFT 0x0
2873#define PCIE_INDEX_2__PCIE_INDEX_MASK 0xffffffff
2874#define PCIE_INDEX_2__PCIE_INDEX__SHIFT 0x0
2875#define PCIE_DATA_2__PCIE_DATA_MASK 0xffffffff
2876#define PCIE_DATA_2__PCIE_DATA__SHIFT 0x0
2877#define PCIE_RESERVED__PCIE_RESERVED_MASK 0xffffffff
2878#define PCIE_RESERVED__PCIE_RESERVED__SHIFT 0x0
2879#define PCIE_SCRATCH__PCIE_SCRATCH_MASK 0xffffffff
2880#define PCIE_SCRATCH__PCIE_SCRATCH__SHIFT 0x0
2881#define PCIE_HW_DEBUG__HW_00_DEBUG_MASK 0x1
2882#define PCIE_HW_DEBUG__HW_00_DEBUG__SHIFT 0x0
2883#define PCIE_HW_DEBUG__HW_01_DEBUG_MASK 0x2
2884#define PCIE_HW_DEBUG__HW_01_DEBUG__SHIFT 0x1
2885#define PCIE_HW_DEBUG__HW_02_DEBUG_MASK 0x4
2886#define PCIE_HW_DEBUG__HW_02_DEBUG__SHIFT 0x2
2887#define PCIE_HW_DEBUG__HW_03_DEBUG_MASK 0x8
2888#define PCIE_HW_DEBUG__HW_03_DEBUG__SHIFT 0x3
2889#define PCIE_HW_DEBUG__HW_04_DEBUG_MASK 0x10
2890#define PCIE_HW_DEBUG__HW_04_DEBUG__SHIFT 0x4
2891#define PCIE_HW_DEBUG__HW_05_DEBUG_MASK 0x20
2892#define PCIE_HW_DEBUG__HW_05_DEBUG__SHIFT 0x5
2893#define PCIE_HW_DEBUG__HW_06_DEBUG_MASK 0x40
2894#define PCIE_HW_DEBUG__HW_06_DEBUG__SHIFT 0x6
2895#define PCIE_HW_DEBUG__HW_07_DEBUG_MASK 0x80
2896#define PCIE_HW_DEBUG__HW_07_DEBUG__SHIFT 0x7
2897#define PCIE_HW_DEBUG__HW_08_DEBUG_MASK 0x100
2898#define PCIE_HW_DEBUG__HW_08_DEBUG__SHIFT 0x8
2899#define PCIE_HW_DEBUG__HW_09_DEBUG_MASK 0x200
2900#define PCIE_HW_DEBUG__HW_09_DEBUG__SHIFT 0x9
2901#define PCIE_HW_DEBUG__HW_10_DEBUG_MASK 0x400
2902#define PCIE_HW_DEBUG__HW_10_DEBUG__SHIFT 0xa
2903#define PCIE_HW_DEBUG__HW_11_DEBUG_MASK 0x800
2904#define PCIE_HW_DEBUG__HW_11_DEBUG__SHIFT 0xb
2905#define PCIE_HW_DEBUG__HW_12_DEBUG_MASK 0x1000
2906#define PCIE_HW_DEBUG__HW_12_DEBUG__SHIFT 0xc
2907#define PCIE_HW_DEBUG__HW_13_DEBUG_MASK 0x2000
2908#define PCIE_HW_DEBUG__HW_13_DEBUG__SHIFT 0xd
2909#define PCIE_HW_DEBUG__HW_14_DEBUG_MASK 0x4000
2910#define PCIE_HW_DEBUG__HW_14_DEBUG__SHIFT 0xe
2911#define PCIE_HW_DEBUG__HW_15_DEBUG_MASK 0x8000
2912#define PCIE_HW_DEBUG__HW_15_DEBUG__SHIFT 0xf
2913#define PCIE_RX_NUM_NAK__RX_NUM_NAK_MASK 0xffffffff
2914#define PCIE_RX_NUM_NAK__RX_NUM_NAK__SHIFT 0x0
2915#define PCIE_RX_NUM_NAK_GENERATED__RX_NUM_NAK_GENERATED_MASK 0xffffffff
2916#define PCIE_RX_NUM_NAK_GENERATED__RX_NUM_NAK_GENERATED__SHIFT 0x0
2917#define PCIE_CNTL__HWINIT_WR_LOCK_MASK 0x1
2918#define PCIE_CNTL__HWINIT_WR_LOCK__SHIFT 0x0
2919#define PCIE_CNTL__LC_HOT_PLUG_DELAY_SEL_MASK 0xe
2920#define PCIE_CNTL__LC_HOT_PLUG_DELAY_SEL__SHIFT 0x1
2921#define PCIE_CNTL__UR_ERR_REPORT_DIS_MASK 0x80
2922#define PCIE_CNTL__UR_ERR_REPORT_DIS__SHIFT 0x7
2923#define PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS_MASK 0x100
2924#define PCIE_CNTL__PCIE_MALFORM_ATOMIC_OPS__SHIFT 0x8
2925#define PCIE_CNTL__PCIE_HT_NP_MEM_WRITE_MASK 0x200
2926#define PCIE_CNTL__PCIE_HT_NP_MEM_WRITE__SHIFT 0x9
2927#define PCIE_CNTL__RX_SB_ADJ_PAYLOAD_SIZE_MASK 0x1c00
2928#define PCIE_CNTL__RX_SB_ADJ_PAYLOAD_SIZE__SHIFT 0xa
2929#define PCIE_CNTL__RX_RCB_ATS_UC_DIS_MASK 0x8000
2930#define PCIE_CNTL__RX_RCB_ATS_UC_DIS__SHIFT 0xf
2931#define PCIE_CNTL__RX_RCB_REORDER_EN_MASK 0x10000
2932#define PCIE_CNTL__RX_RCB_REORDER_EN__SHIFT 0x10
2933#define PCIE_CNTL__RX_RCB_INVALID_SIZE_DIS_MASK 0x20000
2934#define PCIE_CNTL__RX_RCB_INVALID_SIZE_DIS__SHIFT 0x11
2935#define PCIE_CNTL__RX_RCB_UNEXP_CPL_DIS_MASK 0x40000
2936#define PCIE_CNTL__RX_RCB_UNEXP_CPL_DIS__SHIFT 0x12
2937#define PCIE_CNTL__RX_RCB_CPL_TIMEOUT_TEST_MODE_MASK 0x80000
2938#define PCIE_CNTL__RX_RCB_CPL_TIMEOUT_TEST_MODE__SHIFT 0x13
2939#define PCIE_CNTL__RX_RCB_CHANNEL_ORDERING_MASK 0x100000
2940#define PCIE_CNTL__RX_RCB_CHANNEL_ORDERING__SHIFT 0x14
2941#define PCIE_CNTL__RX_RCB_WRONG_ATTR_DIS_MASK 0x200000
2942#define PCIE_CNTL__RX_RCB_WRONG_ATTR_DIS__SHIFT 0x15
2943#define PCIE_CNTL__RX_RCB_WRONG_FUNCNUM_DIS_MASK 0x400000
2944#define PCIE_CNTL__RX_RCB_WRONG_FUNCNUM_DIS__SHIFT 0x16
2945#define PCIE_CNTL__RX_ATS_TRAN_CPL_SPLIT_DIS_MASK 0x800000
2946#define PCIE_CNTL__RX_ATS_TRAN_CPL_SPLIT_DIS__SHIFT 0x17
2947#define PCIE_CNTL__TX_CPL_DEBUG_MASK 0x3f000000
2948#define PCIE_CNTL__TX_CPL_DEBUG__SHIFT 0x18
2949#define PCIE_CNTL__RX_IGNORE_LTR_MSG_UR_MASK 0x40000000
2950#define PCIE_CNTL__RX_IGNORE_LTR_MSG_UR__SHIFT 0x1e
2951#define PCIE_CNTL__RX_CPL_POSTED_REQ_ORD_EN_MASK 0x80000000
2952#define PCIE_CNTL__RX_CPL_POSTED_REQ_ORD_EN__SHIFT 0x1f
2953#define PCIE_CONFIG_CNTL__DYN_CLK_LATENCY_MASK 0xf
2954#define PCIE_CONFIG_CNTL__DYN_CLK_LATENCY__SHIFT 0x0
2955#define PCIE_CONFIG_CNTL__CI_MAX_PAYLOAD_SIZE_MODE_MASK 0x10000
2956#define PCIE_CONFIG_CNTL__CI_MAX_PAYLOAD_SIZE_MODE__SHIFT 0x10
2957#define PCIE_CONFIG_CNTL__CI_PRIV_MAX_PAYLOAD_SIZE_MASK 0xe0000
2958#define PCIE_CONFIG_CNTL__CI_PRIV_MAX_PAYLOAD_SIZE__SHIFT 0x11
2959#define PCIE_CONFIG_CNTL__CI_MAX_READ_REQUEST_SIZE_MODE_MASK 0x100000
2960#define PCIE_CONFIG_CNTL__CI_MAX_READ_REQUEST_SIZE_MODE__SHIFT 0x14
2961#define PCIE_CONFIG_CNTL__CI_PRIV_MAX_READ_REQUEST_SIZE_MASK 0xe00000
2962#define PCIE_CONFIG_CNTL__CI_PRIV_MAX_READ_REQUEST_SIZE__SHIFT 0x15
2963#define PCIE_CONFIG_CNTL__CI_MAX_READ_SAFE_MODE_MASK 0x1000000
2964#define PCIE_CONFIG_CNTL__CI_MAX_READ_SAFE_MODE__SHIFT 0x18
2965#define PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE_MASK 0x6000000
2966#define PCIE_CONFIG_CNTL__CI_EXTENDED_TAG_EN_OVERRIDE__SHIFT 0x19
2967#define PCIE_DEBUG_CNTL__DEBUG_PORT_EN_MASK 0xff
2968#define PCIE_DEBUG_CNTL__DEBUG_PORT_EN__SHIFT 0x0
2969#define PCIE_DEBUG_CNTL__DEBUG_SELECT_MASK 0x100
2970#define PCIE_DEBUG_CNTL__DEBUG_SELECT__SHIFT 0x8
2971#define PCIE_DEBUG_CNTL__DEBUG_LANE_EN_MASK 0xffff0000
2972#define PCIE_DEBUG_CNTL__DEBUG_LANE_EN__SHIFT 0x10
2973#define PCIE_INT_CNTL__CORR_ERR_INT_EN_MASK 0x1
2974#define PCIE_INT_CNTL__CORR_ERR_INT_EN__SHIFT 0x0
2975#define PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN_MASK 0x2
2976#define PCIE_INT_CNTL__NON_FATAL_ERR_INT_EN__SHIFT 0x1
2977#define PCIE_INT_CNTL__FATAL_ERR_INT_EN_MASK 0x4
2978#define PCIE_INT_CNTL__FATAL_ERR_INT_EN__SHIFT 0x2
2979#define PCIE_INT_CNTL__USR_DETECTED_INT_EN_MASK 0x8
2980#define PCIE_INT_CNTL__USR_DETECTED_INT_EN__SHIFT 0x3
2981#define PCIE_INT_CNTL__MISC_ERR_INT_EN_MASK 0x10
2982#define PCIE_INT_CNTL__MISC_ERR_INT_EN__SHIFT 0x4
2983#define PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN_MASK 0x40
2984#define PCIE_INT_CNTL__POWER_STATE_CHG_INT_EN__SHIFT 0x6
2985#define PCIE_INT_CNTL__LINK_BW_INT_EN_MASK 0x80
2986#define PCIE_INT_CNTL__LINK_BW_INT_EN__SHIFT 0x7
2987#define PCIE_INT_CNTL__QUIESCE_RCVD_INT_EN_MASK 0x100
2988#define PCIE_INT_CNTL__QUIESCE_RCVD_INT_EN__SHIFT 0x8
2989#define PCIE_INT_STATUS__CORR_ERR_INT_STATUS_MASK 0x1
2990#define PCIE_INT_STATUS__CORR_ERR_INT_STATUS__SHIFT 0x0
2991#define PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS_MASK 0x2
2992#define PCIE_INT_STATUS__NON_FATAL_ERR_INT_STATUS__SHIFT 0x1
2993#define PCIE_INT_STATUS__FATAL_ERR_INT_STATUS_MASK 0x4
2994#define PCIE_INT_STATUS__FATAL_ERR_INT_STATUS__SHIFT 0x2
2995#define PCIE_INT_STATUS__USR_DETECTED_INT_STATUS_MASK 0x8
2996#define PCIE_INT_STATUS__USR_DETECTED_INT_STATUS__SHIFT 0x3
2997#define PCIE_INT_STATUS__MISC_ERR_INT_STATUS_MASK 0x10
2998#define PCIE_INT_STATUS__MISC_ERR_INT_STATUS__SHIFT 0x4
2999#define PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS_MASK 0x40
3000#define PCIE_INT_STATUS__POWER_STATE_CHG_INT_STATUS__SHIFT 0x6
3001#define PCIE_INT_STATUS__LINK_BW_INT_STATUS_MASK 0x80
3002#define PCIE_INT_STATUS__LINK_BW_INT_STATUS__SHIFT 0x7
3003#define PCIE_INT_STATUS__QUIESCE_RCVD_INT_STATUS_MASK 0x100
3004#define PCIE_INT_STATUS__QUIESCE_RCVD_INT_STATUS__SHIFT 0x8
3005#define PCIE_CNTL2__TX_ARB_ROUND_ROBIN_EN_MASK 0x1
3006#define PCIE_CNTL2__TX_ARB_ROUND_ROBIN_EN__SHIFT 0x0
3007#define PCIE_CNTL2__TX_ARB_SLV_LIMIT_MASK 0x3e
3008#define PCIE_CNTL2__TX_ARB_SLV_LIMIT__SHIFT 0x1
3009#define PCIE_CNTL2__TX_ARB_MST_LIMIT_MASK 0x7c0
3010#define PCIE_CNTL2__TX_ARB_MST_LIMIT__SHIFT 0x6
3011#define PCIE_CNTL2__TX_BLOCK_TLP_ON_PM_DIS_MASK 0x800
3012#define PCIE_CNTL2__TX_BLOCK_TLP_ON_PM_DIS__SHIFT 0xb
3013#define PCIE_CNTL2__SLV_MEM_LS_EN_MASK 0x10000
3014#define PCIE_CNTL2__SLV_MEM_LS_EN__SHIFT 0x10
3015#define PCIE_CNTL2__SLV_MEM_AGGRESSIVE_LS_EN_MASK 0x20000
3016#define PCIE_CNTL2__SLV_MEM_AGGRESSIVE_LS_EN__SHIFT 0x11
3017#define PCIE_CNTL2__MST_MEM_LS_EN_MASK 0x40000
3018#define PCIE_CNTL2__MST_MEM_LS_EN__SHIFT 0x12
3019#define PCIE_CNTL2__REPLAY_MEM_LS_EN_MASK 0x80000
3020#define PCIE_CNTL2__REPLAY_MEM_LS_EN__SHIFT 0x13
3021#define PCIE_CNTL2__SLV_MEM_SD_EN_MASK 0x100000
3022#define PCIE_CNTL2__SLV_MEM_SD_EN__SHIFT 0x14
3023#define PCIE_CNTL2__SLV_MEM_AGGRESSIVE_SD_EN_MASK 0x200000
3024#define PCIE_CNTL2__SLV_MEM_AGGRESSIVE_SD_EN__SHIFT 0x15
3025#define PCIE_CNTL2__MST_MEM_SD_EN_MASK 0x400000
3026#define PCIE_CNTL2__MST_MEM_SD_EN__SHIFT 0x16
3027#define PCIE_CNTL2__REPLAY_MEM_SD_EN_MASK 0x800000
3028#define PCIE_CNTL2__REPLAY_MEM_SD_EN__SHIFT 0x17
3029#define PCIE_CNTL2__RX_NP_MEM_WRITE_ENCODING_MASK 0x1f000000
3030#define PCIE_CNTL2__RX_NP_MEM_WRITE_ENCODING__SHIFT 0x18
3031#define PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR_MASK 0x1
3032#define PCIE_RX_CNTL2__RX_IGNORE_EP_INVALIDPASID_UR__SHIFT 0x0
3033#define PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMRD_UR_MASK 0x2
3034#define PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMRD_UR__SHIFT 0x1
3035#define PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMWR_UR_MASK 0x4
3036#define PCIE_RX_CNTL2__RX_IGNORE_EP_TRANSMWR_UR__SHIFT 0x2
3037#define PCIE_RX_CNTL2__RX_IGNORE_EP_ATSTRANSREQ_UR_MASK 0x8
3038#define PCIE_RX_CNTL2__RX_IGNORE_EP_ATSTRANSREQ_UR__SHIFT 0x3
3039#define PCIE_RX_CNTL2__RX_IGNORE_EP_PAGEREQMSG_UR_MASK 0x10
3040#define PCIE_RX_CNTL2__RX_IGNORE_EP_PAGEREQMSG_UR__SHIFT 0x4
3041#define PCIE_RX_CNTL2__RX_IGNORE_EP_INVCPL_UR_MASK 0x20
3042#define PCIE_RX_CNTL2__RX_IGNORE_EP_INVCPL_UR__SHIFT 0x5
3043#define PCIE_RX_CNTL2__RX_RCB_LATENCY_EN_MASK 0x100
3044#define PCIE_RX_CNTL2__RX_RCB_LATENCY_EN__SHIFT 0x8
3045#define PCIE_RX_CNTL2__RX_RCB_LATENCY_SCALE_MASK 0xe00
3046#define PCIE_RX_CNTL2__RX_RCB_LATENCY_SCALE__SHIFT 0x9
3047#define PCIE_RX_CNTL2__RX_RCB_LATENCY_MAX_COUNT_MASK 0x3ff0000
3048#define PCIE_RX_CNTL2__RX_RCB_LATENCY_MAX_COUNT__SHIFT 0x10
3049#define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_P_MASK 0x3
3050#define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_P__SHIFT 0x0
3051#define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_NP_MASK 0xc
3052#define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_NP__SHIFT 0x2
3053#define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_CPL_MASK 0x30
3054#define PCIE_TX_F0_ATTR_CNTL__TX_F0_IDO_OVERRIDE_CPL__SHIFT 0x4
3055#define PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_P_MASK 0xc0
3056#define PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_P__SHIFT 0x6
3057#define PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_NP_MASK 0x300
3058#define PCIE_TX_F0_ATTR_CNTL__TX_F0_RO_OVERRIDE_NP__SHIFT 0x8
3059#define PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_P_MASK 0xc00
3060#define PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_P__SHIFT 0xa
3061#define PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_NP_MASK 0x3000
3062#define PCIE_TX_F0_ATTR_CNTL__TX_F0_SNR_OVERRIDE_NP__SHIFT 0xc
3063#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_IDO_OVERRIDE_P_MASK 0x3
3064#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_IDO_OVERRIDE_P__SHIFT 0x0
3065#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_IDO_OVERRIDE_NP_MASK 0xc
3066#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_IDO_OVERRIDE_NP__SHIFT 0x2
3067#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_IDO_OVERRIDE_CPL_MASK 0x30
3068#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_IDO_OVERRIDE_CPL__SHIFT 0x4
3069#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_RO_OVERRIDE_P_MASK 0xc0
3070#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_RO_OVERRIDE_P__SHIFT 0x6
3071#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_RO_OVERRIDE_NP_MASK 0x300
3072#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_RO_OVERRIDE_NP__SHIFT 0x8
3073#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_SNR_OVERRIDE_P_MASK 0xc00
3074#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_SNR_OVERRIDE_P__SHIFT 0xa
3075#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_SNR_OVERRIDE_NP_MASK 0x3000
3076#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F1_SNR_OVERRIDE_NP__SHIFT 0xc
3077#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_IDO_OVERRIDE_P_MASK 0x30000
3078#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_IDO_OVERRIDE_P__SHIFT 0x10
3079#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_IDO_OVERRIDE_NP_MASK 0xc0000
3080#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_IDO_OVERRIDE_NP__SHIFT 0x12
3081#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_IDO_OVERRIDE_CPL_MASK 0x300000
3082#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_IDO_OVERRIDE_CPL__SHIFT 0x14
3083#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_RO_OVERRIDE_P_MASK 0xc00000
3084#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_RO_OVERRIDE_P__SHIFT 0x16
3085#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_RO_OVERRIDE_NP_MASK 0x3000000
3086#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_RO_OVERRIDE_NP__SHIFT 0x18
3087#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_SNR_OVERRIDE_P_MASK 0xc000000
3088#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_SNR_OVERRIDE_P__SHIFT 0x1a
3089#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_SNR_OVERRIDE_NP_MASK 0x30000000
3090#define PCIE_TX_F1_F2_ATTR_CNTL__TX_F2_SNR_OVERRIDE_NP__SHIFT 0x1c
3091#define PCIE_CI_CNTL__CI_SLAVE_SPLIT_MODE_MASK 0x4
3092#define PCIE_CI_CNTL__CI_SLAVE_SPLIT_MODE__SHIFT 0x2
3093#define PCIE_CI_CNTL__CI_SLAVE_GEN_USR_DIS_MASK 0x8
3094#define PCIE_CI_CNTL__CI_SLAVE_GEN_USR_DIS__SHIFT 0x3
3095#define PCIE_CI_CNTL__CI_MST_CMPL_DUMMY_DATA_MASK 0x10
3096#define PCIE_CI_CNTL__CI_MST_CMPL_DUMMY_DATA__SHIFT 0x4
3097#define PCIE_CI_CNTL__CI_SLV_RC_RD_REQ_SIZE_MASK 0xc0
3098#define PCIE_CI_CNTL__CI_SLV_RC_RD_REQ_SIZE__SHIFT 0x6
3099#define PCIE_CI_CNTL__CI_SLV_ORDERING_DIS_MASK 0x100
3100#define PCIE_CI_CNTL__CI_SLV_ORDERING_DIS__SHIFT 0x8
3101#define PCIE_CI_CNTL__CI_RC_ORDERING_DIS_MASK 0x200
3102#define PCIE_CI_CNTL__CI_RC_ORDERING_DIS__SHIFT 0x9
3103#define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_DIS_MASK 0x400
3104#define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_DIS__SHIFT 0xa
3105#define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_MODE_MASK 0x800
3106#define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_MODE__SHIFT 0xb
3107#define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_SOR_MASK 0x1000
3108#define PCIE_CI_CNTL__CI_SLV_CPL_ALLOC_SOR__SHIFT 0xc
3109#define PCIE_CI_CNTL__CI_MST_IGNORE_PAGE_ALIGNED_REQUEST_MASK 0x2000
3110#define PCIE_CI_CNTL__CI_MST_IGNORE_PAGE_ALIGNED_REQUEST__SHIFT 0xd
3111#define PCIE_BUS_CNTL__PMI_INT_DIS_MASK 0x40
3112#define PCIE_BUS_CNTL__PMI_INT_DIS__SHIFT 0x6
3113#define PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS_MASK 0x80
3114#define PCIE_BUS_CNTL__IMMEDIATE_PMI_DIS__SHIFT 0x7
3115#define PCIE_BUS_CNTL__TRUE_PM_STATUS_EN_MASK 0x1000
3116#define PCIE_BUS_CNTL__TRUE_PM_STATUS_EN__SHIFT 0xc
3117#define PCIE_LC_STATE6__LC_PREV_STATE24_MASK 0x3f
3118#define PCIE_LC_STATE6__LC_PREV_STATE24__SHIFT 0x0
3119#define PCIE_LC_STATE6__LC_PREV_STATE25_MASK 0x3f00
3120#define PCIE_LC_STATE6__LC_PREV_STATE25__SHIFT 0x8
3121#define PCIE_LC_STATE6__LC_PREV_STATE26_MASK 0x3f0000
3122#define PCIE_LC_STATE6__LC_PREV_STATE26__SHIFT 0x10
3123#define PCIE_LC_STATE6__LC_PREV_STATE27_MASK 0x3f000000
3124#define PCIE_LC_STATE6__LC_PREV_STATE27__SHIFT 0x18
3125#define PCIE_LC_STATE7__LC_PREV_STATE28_MASK 0x3f
3126#define PCIE_LC_STATE7__LC_PREV_STATE28__SHIFT 0x0
3127#define PCIE_LC_STATE7__LC_PREV_STATE29_MASK 0x3f00
3128#define PCIE_LC_STATE7__LC_PREV_STATE29__SHIFT 0x8
3129#define PCIE_LC_STATE7__LC_PREV_STATE30_MASK 0x3f0000
3130#define PCIE_LC_STATE7__LC_PREV_STATE30__SHIFT 0x10
3131#define PCIE_LC_STATE7__LC_PREV_STATE31_MASK 0x3f000000
3132#define PCIE_LC_STATE7__LC_PREV_STATE31__SHIFT 0x18
3133#define PCIE_LC_STATE8__LC_PREV_STATE32_MASK 0x3f
3134#define PCIE_LC_STATE8__LC_PREV_STATE32__SHIFT 0x0
3135#define PCIE_LC_STATE8__LC_PREV_STATE33_MASK 0x3f00
3136#define PCIE_LC_STATE8__LC_PREV_STATE33__SHIFT 0x8
3137#define PCIE_LC_STATE8__LC_PREV_STATE34_MASK 0x3f0000
3138#define PCIE_LC_STATE8__LC_PREV_STATE34__SHIFT 0x10
3139#define PCIE_LC_STATE8__LC_PREV_STATE35_MASK 0x3f000000
3140#define PCIE_LC_STATE8__LC_PREV_STATE35__SHIFT 0x18
3141#define PCIE_LC_STATE9__LC_PREV_STATE36_MASK 0x3f
3142#define PCIE_LC_STATE9__LC_PREV_STATE36__SHIFT 0x0
3143#define PCIE_LC_STATE9__LC_PREV_STATE37_MASK 0x3f00
3144#define PCIE_LC_STATE9__LC_PREV_STATE37__SHIFT 0x8
3145#define PCIE_LC_STATE9__LC_PREV_STATE38_MASK 0x3f0000
3146#define PCIE_LC_STATE9__LC_PREV_STATE38__SHIFT 0x10
3147#define PCIE_LC_STATE9__LC_PREV_STATE39_MASK 0x3f000000
3148#define PCIE_LC_STATE9__LC_PREV_STATE39__SHIFT 0x18
3149#define PCIE_LC_STATE10__LC_PREV_STATE40_MASK 0x3f
3150#define PCIE_LC_STATE10__LC_PREV_STATE40__SHIFT 0x0
3151#define PCIE_LC_STATE10__LC_PREV_STATE41_MASK 0x3f00
3152#define PCIE_LC_STATE10__LC_PREV_STATE41__SHIFT 0x8
3153#define PCIE_LC_STATE10__LC_PREV_STATE42_MASK 0x3f0000
3154#define PCIE_LC_STATE10__LC_PREV_STATE42__SHIFT 0x10
3155#define PCIE_LC_STATE10__LC_PREV_STATE43_MASK 0x3f000000
3156#define PCIE_LC_STATE10__LC_PREV_STATE43__SHIFT 0x18
3157#define PCIE_LC_STATE11__LC_PREV_STATE44_MASK 0x3f
3158#define PCIE_LC_STATE11__LC_PREV_STATE44__SHIFT 0x0
3159#define PCIE_LC_STATE11__LC_PREV_STATE45_MASK 0x3f00
3160#define PCIE_LC_STATE11__LC_PREV_STATE45__SHIFT 0x8
3161#define PCIE_LC_STATE11__LC_PREV_STATE46_MASK 0x3f0000
3162#define PCIE_LC_STATE11__LC_PREV_STATE46__SHIFT 0x10
3163#define PCIE_LC_STATE11__LC_PREV_STATE47_MASK 0x3f000000
3164#define PCIE_LC_STATE11__LC_PREV_STATE47__SHIFT 0x18
3165#define PCIE_LC_STATUS1__LC_REVERSE_RCVR_MASK 0x1
3166#define PCIE_LC_STATUS1__LC_REVERSE_RCVR__SHIFT 0x0
3167#define PCIE_LC_STATUS1__LC_REVERSE_XMIT_MASK 0x2
3168#define PCIE_LC_STATUS1__LC_REVERSE_XMIT__SHIFT 0x1
3169#define PCIE_LC_STATUS1__LC_OPERATING_LINK_WIDTH_MASK 0x1c
3170#define PCIE_LC_STATUS1__LC_OPERATING_LINK_WIDTH__SHIFT 0x2
3171#define PCIE_LC_STATUS1__LC_DETECTED_LINK_WIDTH_MASK 0xe0
3172#define PCIE_LC_STATUS1__LC_DETECTED_LINK_WIDTH__SHIFT 0x5
3173#define PCIE_LC_STATUS2__LC_TOTAL_INACTIVE_LANES_MASK 0xffff
3174#define PCIE_LC_STATUS2__LC_TOTAL_INACTIVE_LANES__SHIFT 0x0
3175#define PCIE_LC_STATUS2__LC_TURN_ON_LANE_MASK 0xffff0000
3176#define PCIE_LC_STATUS2__LC_TURN_ON_LANE__SHIFT 0x10
3177#define PCIE_WPR_CNTL__WPR_RESET_HOT_RST_EN_MASK 0x1
3178#define PCIE_WPR_CNTL__WPR_RESET_HOT_RST_EN__SHIFT 0x0
3179#define PCIE_WPR_CNTL__WPR_RESET_LNK_DWN_EN_MASK 0x2
3180#define PCIE_WPR_CNTL__WPR_RESET_LNK_DWN_EN__SHIFT 0x1
3181#define PCIE_WPR_CNTL__WPR_RESET_LNK_DIS_EN_MASK 0x4
3182#define PCIE_WPR_CNTL__WPR_RESET_LNK_DIS_EN__SHIFT 0x2
3183#define PCIE_WPR_CNTL__WPR_RESET_COR_EN_MASK 0x8
3184#define PCIE_WPR_CNTL__WPR_RESET_COR_EN__SHIFT 0x3
3185#define PCIE_WPR_CNTL__WPR_RESET_REG_EN_MASK 0x10
3186#define PCIE_WPR_CNTL__WPR_RESET_REG_EN__SHIFT 0x4
3187#define PCIE_WPR_CNTL__WPR_RESET_STY_EN_MASK 0x20
3188#define PCIE_WPR_CNTL__WPR_RESET_STY_EN__SHIFT 0x5
3189#define PCIE_WPR_CNTL__WPR_RESET_PHY_EN_MASK 0x40
3190#define PCIE_WPR_CNTL__WPR_RESET_PHY_EN__SHIFT 0x6
3191#define PCIE_RX_LAST_TLP0__RX_LAST_TLP0_MASK 0xffffffff
3192#define PCIE_RX_LAST_TLP0__RX_LAST_TLP0__SHIFT 0x0
3193#define PCIE_RX_LAST_TLP1__RX_LAST_TLP1_MASK 0xffffffff
3194#define PCIE_RX_LAST_TLP1__RX_LAST_TLP1__SHIFT 0x0
3195#define PCIE_RX_LAST_TLP2__RX_LAST_TLP2_MASK 0xffffffff
3196#define PCIE_RX_LAST_TLP2__RX_LAST_TLP2__SHIFT 0x0
3197#define PCIE_RX_LAST_TLP3__RX_LAST_TLP3_MASK 0xffffffff
3198#define PCIE_RX_LAST_TLP3__RX_LAST_TLP3__SHIFT 0x0
3199#define PCIE_TX_LAST_TLP0__TX_LAST_TLP0_MASK 0xffffffff
3200#define PCIE_TX_LAST_TLP0__TX_LAST_TLP0__SHIFT 0x0
3201#define PCIE_TX_LAST_TLP1__TX_LAST_TLP1_MASK 0xffffffff
3202#define PCIE_TX_LAST_TLP1__TX_LAST_TLP1__SHIFT 0x0
3203#define PCIE_TX_LAST_TLP2__TX_LAST_TLP2_MASK 0xffffffff
3204#define PCIE_TX_LAST_TLP2__TX_LAST_TLP2__SHIFT 0x0
3205#define PCIE_TX_LAST_TLP3__TX_LAST_TLP3_MASK 0xffffffff
3206#define PCIE_TX_LAST_TLP3__TX_LAST_TLP3__SHIFT 0x0
3207#define PCIE_I2C_REG_ADDR_EXPAND__I2C_REG_ADDR_MASK 0x1ffff
3208#define PCIE_I2C_REG_ADDR_EXPAND__I2C_REG_ADDR__SHIFT 0x0
3209#define PCIE_I2C_REG_DATA__I2C_REG_DATA_MASK 0xffffffff
3210#define PCIE_I2C_REG_DATA__I2C_REG_DATA__SHIFT 0x0
3211#define PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG_MASK 0x1
3212#define PCIE_CFG_CNTL__CFG_EN_DEC_TO_HIDDEN_REG__SHIFT 0x0
3213#define PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG_MASK 0x2
3214#define PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN2_HIDDEN_REG__SHIFT 0x1
3215#define PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG_MASK 0x4
3216#define PCIE_CFG_CNTL__CFG_EN_DEC_TO_GEN3_HIDDEN_REG__SHIFT 0x2
3217#define PCIE_P_CNTL__P_PWRDN_EN_MASK 0x1
3218#define PCIE_P_CNTL__P_PWRDN_EN__SHIFT 0x0
3219#define PCIE_P_CNTL__P_SYMALIGN_MODE_MASK 0x2
3220#define PCIE_P_CNTL__P_SYMALIGN_MODE__SHIFT 0x1
3221#define PCIE_P_CNTL__P_SYMALIGN_HW_DEBUG_MASK 0x4
3222#define PCIE_P_CNTL__P_SYMALIGN_HW_DEBUG__SHIFT 0x2
3223#define PCIE_P_CNTL__P_ELASTDESKEW_HW_DEBUG_MASK 0x8
3224#define PCIE_P_CNTL__P_ELASTDESKEW_HW_DEBUG__SHIFT 0x3
3225#define PCIE_P_CNTL__P_IGNORE_CRC_ERR_MASK 0x10
3226#define PCIE_P_CNTL__P_IGNORE_CRC_ERR__SHIFT 0x4
3227#define PCIE_P_CNTL__P_IGNORE_LEN_ERR_MASK 0x20
3228#define PCIE_P_CNTL__P_IGNORE_LEN_ERR__SHIFT 0x5
3229#define PCIE_P_CNTL__P_IGNORE_EDB_ERR_MASK 0x40
3230#define PCIE_P_CNTL__P_IGNORE_EDB_ERR__SHIFT 0x6
3231#define PCIE_P_CNTL__P_IGNORE_IDL_ERR_MASK 0x80
3232#define PCIE_P_CNTL__P_IGNORE_IDL_ERR__SHIFT 0x7
3233#define PCIE_P_CNTL__P_IGNORE_TOK_ERR_MASK 0x100
3234#define PCIE_P_CNTL__P_IGNORE_TOK_ERR__SHIFT 0x8
3235#define PCIE_P_CNTL__P_BLK_LOCK_MODE_MASK 0x1000
3236#define PCIE_P_CNTL__P_BLK_LOCK_MODE__SHIFT 0xc
3237#define PCIE_P_CNTL__P_ALWAYS_USE_FAST_TXCLK_MASK 0x2000
3238#define PCIE_P_CNTL__P_ALWAYS_USE_FAST_TXCLK__SHIFT 0xd
3239#define PCIE_P_CNTL__P_ELEC_IDLE_MODE_MASK 0xc000
3240#define PCIE_P_CNTL__P_ELEC_IDLE_MODE__SHIFT 0xe
3241#define PCIE_P_CNTL__DLP_IGNORE_IN_L1_EN_MASK 0x10000
3242#define PCIE_P_CNTL__DLP_IGNORE_IN_L1_EN__SHIFT 0x10
3243#define PCIE_P_BUF_STATUS__P_OVERFLOW_ERR_MASK 0xffff
3244#define PCIE_P_BUF_STATUS__P_OVERFLOW_ERR__SHIFT 0x0
3245#define PCIE_P_BUF_STATUS__P_UNDERFLOW_ERR_MASK 0xffff0000
3246#define PCIE_P_BUF_STATUS__P_UNDERFLOW_ERR__SHIFT 0x10
3247#define PCIE_P_DECODER_STATUS__P_DECODE_ERR_MASK 0xffff
3248#define PCIE_P_DECODER_STATUS__P_DECODE_ERR__SHIFT 0x0
3249#define PCIE_P_MISC_STATUS__P_DESKEW_ERR_MASK 0xff
3250#define PCIE_P_MISC_STATUS__P_DESKEW_ERR__SHIFT 0x0
3251#define PCIE_P_MISC_STATUS__P_SYMUNLOCK_ERR_MASK 0xffff0000
3252#define PCIE_P_MISC_STATUS__P_SYMUNLOCK_ERR__SHIFT 0x10
3253#define PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MIN_MASK 0xff
3254#define PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MIN__SHIFT 0x0
3255#define PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MAX_MASK 0xff00
3256#define PCIE_P_RCV_L0S_FTS_DET__P_RCV_L0S_FTS_DET_MAX__SHIFT 0x8
3257#define PCIE_OBFF_CNTL__TX_OBFF_PRIV_DISABLE_MASK 0x1
3258#define PCIE_OBFF_CNTL__TX_OBFF_PRIV_DISABLE__SHIFT 0x0
3259#define PCIE_OBFF_CNTL__TX_OBFF_WAKE_SIMPLE_MODE_EN_MASK 0x2
3260#define PCIE_OBFF_CNTL__TX_OBFF_WAKE_SIMPLE_MODE_EN__SHIFT 0x1
3261#define PCIE_OBFF_CNTL__TX_OBFF_HOSTMEM_TO_ACTIVE_MASK 0x4
3262#define PCIE_OBFF_CNTL__TX_OBFF_HOSTMEM_TO_ACTIVE__SHIFT 0x2
3263#define PCIE_OBFF_CNTL__TX_OBFF_SLVCPL_TO_ACTIVE_MASK 0x8
3264#define PCIE_OBFF_CNTL__TX_OBFF_SLVCPL_TO_ACTIVE__SHIFT 0x3
3265#define PCIE_OBFF_CNTL__TX_OBFF_WAKE_MAX_PULSE_WIDTH_MASK 0xf0
3266#define PCIE_OBFF_CNTL__TX_OBFF_WAKE_MAX_PULSE_WIDTH__SHIFT 0x4
3267#define PCIE_OBFF_CNTL__TX_OBFF_WAKE_MAX_TWO_FALLING_WIDTH_MASK 0xf00
3268#define PCIE_OBFF_CNTL__TX_OBFF_WAKE_MAX_TWO_FALLING_WIDTH__SHIFT 0x8
3269#define PCIE_OBFF_CNTL__TX_OBFF_WAKE_SAMPLING_PERIOD_MASK 0xf000
3270#define PCIE_OBFF_CNTL__TX_OBFF_WAKE_SAMPLING_PERIOD__SHIFT 0xc
3271#define PCIE_OBFF_CNTL__TX_OBFF_INTR_TO_ACTIVE_MASK 0x10000
3272#define PCIE_OBFF_CNTL__TX_OBFF_INTR_TO_ACTIVE__SHIFT 0x10
3273#define PCIE_OBFF_CNTL__TX_OBFF_ERR_TO_ACTIVE_MASK 0x20000
3274#define PCIE_OBFF_CNTL__TX_OBFF_ERR_TO_ACTIVE__SHIFT 0x11
3275#define PCIE_OBFF_CNTL__TX_OBFF_ANY_MSG_TO_ACTIVE_MASK 0x40000
3276#define PCIE_OBFF_CNTL__TX_OBFF_ANY_MSG_TO_ACTIVE__SHIFT 0x12
3277#define PCIE_OBFF_CNTL__TX_OBFF_PENDING_REQ_TO_ACTIVE_MASK 0xf00000
3278#define PCIE_OBFF_CNTL__TX_OBFF_PENDING_REQ_TO_ACTIVE__SHIFT 0x14
3279#define PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE_MASK 0x7
3280#define PCIE_TX_LTR_CNTL__LTR_PRIV_S_SHORT_VALUE__SHIFT 0x0
3281#define PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE_MASK 0x38
3282#define PCIE_TX_LTR_CNTL__LTR_PRIV_S_LONG_VALUE__SHIFT 0x3
3283#define PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT_MASK 0x40
3284#define PCIE_TX_LTR_CNTL__LTR_PRIV_S_REQUIREMENT__SHIFT 0x6
3285#define PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE_MASK 0x380
3286#define PCIE_TX_LTR_CNTL__LTR_PRIV_NS_SHORT_VALUE__SHIFT 0x7
3287#define PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE_MASK 0x1c00
3288#define PCIE_TX_LTR_CNTL__LTR_PRIV_NS_LONG_VALUE__SHIFT 0xa
3289#define PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT_MASK 0x2000
3290#define PCIE_TX_LTR_CNTL__LTR_PRIV_NS_REQUIREMENT__SHIFT 0xd
3291#define PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0_MASK 0x4000
3292#define PCIE_TX_LTR_CNTL__LTR_PRIV_MSG_DIS_IN_PM_NON_D0__SHIFT 0xe
3293#define PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN_MASK 0x8000
3294#define PCIE_TX_LTR_CNTL__LTR_PRIV_RST_LTR_IN_DL_DOWN__SHIFT 0xf
3295#define PCIE_PERF_COUNT_CNTL__GLOBAL_COUNT_EN_MASK 0x1
3296#define PCIE_PERF_COUNT_CNTL__GLOBAL_COUNT_EN__SHIFT 0x0
3297#define PCIE_PERF_COUNT_CNTL__GLOBAL_SHADOW_WR_MASK 0x2
3298#define PCIE_PERF_COUNT_CNTL__GLOBAL_SHADOW_WR__SHIFT 0x1
3299#define PCIE_PERF_COUNT_CNTL__GLOBAL_COUNT_RESET_MASK 0x4
3300#define PCIE_PERF_COUNT_CNTL__GLOBAL_COUNT_RESET__SHIFT 0x2
3301#define PCIE_PERF_CNTL_TXCLK__EVENT0_SEL_MASK 0xff
3302#define PCIE_PERF_CNTL_TXCLK__EVENT0_SEL__SHIFT 0x0
3303#define PCIE_PERF_CNTL_TXCLK__EVENT1_SEL_MASK 0xff00
3304#define PCIE_PERF_CNTL_TXCLK__EVENT1_SEL__SHIFT 0x8
3305#define PCIE_PERF_CNTL_TXCLK__COUNTER0_UPPER_MASK 0xff0000
3306#define PCIE_PERF_CNTL_TXCLK__COUNTER0_UPPER__SHIFT 0x10
3307#define PCIE_PERF_CNTL_TXCLK__COUNTER1_UPPER_MASK 0xff000000
3308#define PCIE_PERF_CNTL_TXCLK__COUNTER1_UPPER__SHIFT 0x18
3309#define PCIE_PERF_COUNT0_TXCLK__COUNTER0_MASK 0xffffffff
3310#define PCIE_PERF_COUNT0_TXCLK__COUNTER0__SHIFT 0x0
3311#define PCIE_PERF_COUNT1_TXCLK__COUNTER1_MASK 0xffffffff
3312#define PCIE_PERF_COUNT1_TXCLK__COUNTER1__SHIFT 0x0
3313#define PCIE_PERF_CNTL_MST_R_CLK__EVENT0_SEL_MASK 0xff
3314#define PCIE_PERF_CNTL_MST_R_CLK__EVENT0_SEL__SHIFT 0x0
3315#define PCIE_PERF_CNTL_MST_R_CLK__EVENT1_SEL_MASK 0xff00
3316#define PCIE_PERF_CNTL_MST_R_CLK__EVENT1_SEL__SHIFT 0x8
3317#define PCIE_PERF_CNTL_MST_R_CLK__COUNTER0_UPPER_MASK 0xff0000
3318#define PCIE_PERF_CNTL_MST_R_CLK__COUNTER0_UPPER__SHIFT 0x10
3319#define PCIE_PERF_CNTL_MST_R_CLK__COUNTER1_UPPER_MASK 0xff000000
3320#define PCIE_PERF_CNTL_MST_R_CLK__COUNTER1_UPPER__SHIFT 0x18
3321#define PCIE_PERF_COUNT0_MST_R_CLK__COUNTER0_MASK 0xffffffff
3322#define PCIE_PERF_COUNT0_MST_R_CLK__COUNTER0__SHIFT 0x0
3323#define PCIE_PERF_COUNT1_MST_R_CLK__COUNTER1_MASK 0xffffffff
3324#define PCIE_PERF_COUNT1_MST_R_CLK__COUNTER1__SHIFT 0x0
3325#define PCIE_PERF_CNTL_MST_C_CLK__EVENT0_SEL_MASK 0xff
3326#define PCIE_PERF_CNTL_MST_C_CLK__EVENT0_SEL__SHIFT 0x0
3327#define PCIE_PERF_CNTL_MST_C_CLK__EVENT1_SEL_MASK 0xff00
3328#define PCIE_PERF_CNTL_MST_C_CLK__EVENT1_SEL__SHIFT 0x8
3329#define PCIE_PERF_CNTL_MST_C_CLK__COUNTER0_UPPER_MASK 0xff0000
3330#define PCIE_PERF_CNTL_MST_C_CLK__COUNTER0_UPPER__SHIFT 0x10
3331#define PCIE_PERF_CNTL_MST_C_CLK__COUNTER1_UPPER_MASK 0xff000000
3332#define PCIE_PERF_CNTL_MST_C_CLK__COUNTER1_UPPER__SHIFT 0x18
3333#define PCIE_PERF_COUNT0_MST_C_CLK__COUNTER0_MASK 0xffffffff
3334#define PCIE_PERF_COUNT0_MST_C_CLK__COUNTER0__SHIFT 0x0
3335#define PCIE_PERF_COUNT1_MST_C_CLK__COUNTER1_MASK 0xffffffff
3336#define PCIE_PERF_COUNT1_MST_C_CLK__COUNTER1__SHIFT 0x0
3337#define PCIE_PERF_CNTL_SLV_R_CLK__EVENT0_SEL_MASK 0xff
3338#define PCIE_PERF_CNTL_SLV_R_CLK__EVENT0_SEL__SHIFT 0x0
3339#define PCIE_PERF_CNTL_SLV_R_CLK__EVENT1_SEL_MASK 0xff00
3340#define PCIE_PERF_CNTL_SLV_R_CLK__EVENT1_SEL__SHIFT 0x8
3341#define PCIE_PERF_CNTL_SLV_R_CLK__COUNTER0_UPPER_MASK 0xff0000
3342#define PCIE_PERF_CNTL_SLV_R_CLK__COUNTER0_UPPER__SHIFT 0x10
3343#define PCIE_PERF_CNTL_SLV_R_CLK__COUNTER1_UPPER_MASK 0xff000000
3344#define PCIE_PERF_CNTL_SLV_R_CLK__COUNTER1_UPPER__SHIFT 0x18
3345#define PCIE_PERF_COUNT0_SLV_R_CLK__COUNTER0_MASK 0xffffffff
3346#define PCIE_PERF_COUNT0_SLV_R_CLK__COUNTER0__SHIFT 0x0
3347#define PCIE_PERF_COUNT1_SLV_R_CLK__COUNTER1_MASK 0xffffffff
3348#define PCIE_PERF_COUNT1_SLV_R_CLK__COUNTER1__SHIFT 0x0
3349#define PCIE_PERF_CNTL_SLV_S_C_CLK__EVENT0_SEL_MASK 0xff
3350#define PCIE_PERF_CNTL_SLV_S_C_CLK__EVENT0_SEL__SHIFT 0x0
3351#define PCIE_PERF_CNTL_SLV_S_C_CLK__EVENT1_SEL_MASK 0xff00
3352#define PCIE_PERF_CNTL_SLV_S_C_CLK__EVENT1_SEL__SHIFT 0x8
3353#define PCIE_PERF_CNTL_SLV_S_C_CLK__COUNTER0_UPPER_MASK 0xff0000
3354#define PCIE_PERF_CNTL_SLV_S_C_CLK__COUNTER0_UPPER__SHIFT 0x10
3355#define PCIE_PERF_CNTL_SLV_S_C_CLK__COUNTER1_UPPER_MASK 0xff000000
3356#define PCIE_PERF_CNTL_SLV_S_C_CLK__COUNTER1_UPPER__SHIFT 0x18
3357#define PCIE_PERF_COUNT0_SLV_S_C_CLK__COUNTER0_MASK 0xffffffff
3358#define PCIE_PERF_COUNT0_SLV_S_C_CLK__COUNTER0__SHIFT 0x0
3359#define PCIE_PERF_COUNT1_SLV_S_C_CLK__COUNTER1_MASK 0xffffffff
3360#define PCIE_PERF_COUNT1_SLV_S_C_CLK__COUNTER1__SHIFT 0x0
3361#define PCIE_PERF_CNTL_SLV_NS_C_CLK__EVENT0_SEL_MASK 0xff
3362#define PCIE_PERF_CNTL_SLV_NS_C_CLK__EVENT0_SEL__SHIFT 0x0
3363#define PCIE_PERF_CNTL_SLV_NS_C_CLK__EVENT1_SEL_MASK 0xff00
3364#define PCIE_PERF_CNTL_SLV_NS_C_CLK__EVENT1_SEL__SHIFT 0x8
3365#define PCIE_PERF_CNTL_SLV_NS_C_CLK__COUNTER0_UPPER_MASK 0xff0000
3366#define PCIE_PERF_CNTL_SLV_NS_C_CLK__COUNTER0_UPPER__SHIFT 0x10
3367#define PCIE_PERF_CNTL_SLV_NS_C_CLK__COUNTER1_UPPER_MASK 0xff000000
3368#define PCIE_PERF_CNTL_SLV_NS_C_CLK__COUNTER1_UPPER__SHIFT 0x18
3369#define PCIE_PERF_COUNT0_SLV_NS_C_CLK__COUNTER0_MASK 0xffffffff
3370#define PCIE_PERF_COUNT0_SLV_NS_C_CLK__COUNTER0__SHIFT 0x0
3371#define PCIE_PERF_COUNT1_SLV_NS_C_CLK__COUNTER1_MASK 0xffffffff
3372#define PCIE_PERF_COUNT1_SLV_NS_C_CLK__COUNTER1__SHIFT 0x0
3373#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_TXCLK_MASK 0xf
3374#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_TXCLK__SHIFT 0x0
3375#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_MST_R_CLK_MASK 0xf0
3376#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_MST_R_CLK__SHIFT 0x4
3377#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_MST_C_CLK_MASK 0xf00
3378#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_MST_C_CLK__SHIFT 0x8
3379#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_SLV_R_CLK_MASK 0xf000
3380#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_SLV_R_CLK__SHIFT 0xc
3381#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_SLV_S_C_CLK_MASK 0xf0000
3382#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_SLV_S_C_CLK__SHIFT 0x10
3383#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_SLV_NS_C_CLK_MASK 0xf00000
3384#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_SLV_NS_C_CLK__SHIFT 0x14
3385#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_TXCLK2_MASK 0xf000000
3386#define PCIE_PERF_CNTL_EVENT0_PORT_SEL__PERF0_PORT_SEL_TXCLK2__SHIFT 0x18
3387#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_TXCLK_MASK 0xf
3388#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_TXCLK__SHIFT 0x0
3389#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_MST_R_CLK_MASK 0xf0
3390#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_MST_R_CLK__SHIFT 0x4
3391#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_MST_C_CLK_MASK 0xf00
3392#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_MST_C_CLK__SHIFT 0x8
3393#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_SLV_R_CLK_MASK 0xf000
3394#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_SLV_R_CLK__SHIFT 0xc
3395#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_SLV_S_C_CLK_MASK 0xf0000
3396#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_SLV_S_C_CLK__SHIFT 0x10
3397#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_SLV_NS_C_CLK_MASK 0xf00000
3398#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_SLV_NS_C_CLK__SHIFT 0x14
3399#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_TXCLK2_MASK 0xf000000
3400#define PCIE_PERF_CNTL_EVENT1_PORT_SEL__PERF1_PORT_SEL_TXCLK2__SHIFT 0x18
3401#define PCIE_PERF_CNTL_TXCLK2__EVENT0_SEL_MASK 0xff
3402#define PCIE_PERF_CNTL_TXCLK2__EVENT0_SEL__SHIFT 0x0
3403#define PCIE_PERF_CNTL_TXCLK2__EVENT1_SEL_MASK 0xff00
3404#define PCIE_PERF_CNTL_TXCLK2__EVENT1_SEL__SHIFT 0x8
3405#define PCIE_PERF_CNTL_TXCLK2__COUNTER0_UPPER_MASK 0xff0000
3406#define PCIE_PERF_CNTL_TXCLK2__COUNTER0_UPPER__SHIFT 0x10
3407#define PCIE_PERF_CNTL_TXCLK2__COUNTER1_UPPER_MASK 0xff000000
3408#define PCIE_PERF_CNTL_TXCLK2__COUNTER1_UPPER__SHIFT 0x18
3409#define PCIE_PERF_COUNT0_TXCLK2__COUNTER0_MASK 0xffffffff
3410#define PCIE_PERF_COUNT0_TXCLK2__COUNTER0__SHIFT 0x0
3411#define PCIE_PERF_COUNT1_TXCLK2__COUNTER1_MASK 0xffffffff
3412#define PCIE_PERF_COUNT1_TXCLK2__COUNTER1__SHIFT 0x0
3413#define PCIE_STRAP_F0__STRAP_F0_EN_MASK 0x1
3414#define PCIE_STRAP_F0__STRAP_F0_EN__SHIFT 0x0
3415#define PCIE_STRAP_F0__STRAP_F0_LEGACY_DEVICE_TYPE_EN_MASK 0x2
3416#define PCIE_STRAP_F0__STRAP_F0_LEGACY_DEVICE_TYPE_EN__SHIFT 0x1
3417#define PCIE_STRAP_F0__STRAP_F0_MSI_EN_MASK 0x4
3418#define PCIE_STRAP_F0__STRAP_F0_MSI_EN__SHIFT 0x2
3419#define PCIE_STRAP_F0__STRAP_F0_VC_EN_MASK 0x8
3420#define PCIE_STRAP_F0__STRAP_F0_VC_EN__SHIFT 0x3
3421#define PCIE_STRAP_F0__STRAP_F0_DSN_EN_MASK 0x10
3422#define PCIE_STRAP_F0__STRAP_F0_DSN_EN__SHIFT 0x4
3423#define PCIE_STRAP_F0__STRAP_F0_AER_EN_MASK 0x20
3424#define PCIE_STRAP_F0__STRAP_F0_AER_EN__SHIFT 0x5
3425#define PCIE_STRAP_F0__STRAP_F0_ACS_EN_MASK 0x40
3426#define PCIE_STRAP_F0__STRAP_F0_ACS_EN__SHIFT 0x6
3427#define PCIE_STRAP_F0__STRAP_F0_BAR_EN_MASK 0x80
3428#define PCIE_STRAP_F0__STRAP_F0_BAR_EN__SHIFT 0x7
3429#define PCIE_STRAP_F0__STRAP_F0_PWR_EN_MASK 0x100
3430#define PCIE_STRAP_F0__STRAP_F0_PWR_EN__SHIFT 0x8
3431#define PCIE_STRAP_F0__STRAP_F0_DPA_EN_MASK 0x200
3432#define PCIE_STRAP_F0__STRAP_F0_DPA_EN__SHIFT 0x9
3433#define PCIE_STRAP_F0__STRAP_F0_ATS_EN_MASK 0x400
3434#define PCIE_STRAP_F0__STRAP_F0_ATS_EN__SHIFT 0xa
3435#define PCIE_STRAP_F0__STRAP_F0_PAGE_REQ_EN_MASK 0x800
3436#define PCIE_STRAP_F0__STRAP_F0_PAGE_REQ_EN__SHIFT 0xb
3437#define PCIE_STRAP_F0__STRAP_F0_PASID_EN_MASK 0x1000
3438#define PCIE_STRAP_F0__STRAP_F0_PASID_EN__SHIFT 0xc
3439#define PCIE_STRAP_F0__STRAP_F0_ECRC_CHECK_EN_MASK 0x2000
3440#define PCIE_STRAP_F0__STRAP_F0_ECRC_CHECK_EN__SHIFT 0xd
3441#define PCIE_STRAP_F0__STRAP_F0_ECRC_GEN_EN_MASK 0x4000
3442#define PCIE_STRAP_F0__STRAP_F0_ECRC_GEN_EN__SHIFT 0xe
3443#define PCIE_STRAP_F0__STRAP_F0_CPL_ABORT_ERR_EN_MASK 0x8000
3444#define PCIE_STRAP_F0__STRAP_F0_CPL_ABORT_ERR_EN__SHIFT 0xf
3445#define PCIE_STRAP_F0__STRAP_F0_POISONED_ADVISORY_NONFATAL_MASK 0x10000
3446#define PCIE_STRAP_F0__STRAP_F0_POISONED_ADVISORY_NONFATAL__SHIFT 0x10
3447#define PCIE_STRAP_F0__STRAP_F0_MC_EN_MASK 0x20000
3448#define PCIE_STRAP_F0__STRAP_F0_MC_EN__SHIFT 0x11
3449#define PCIE_STRAP_F1__STRAP_F1_EN_MASK 0x1
3450#define PCIE_STRAP_F1__STRAP_F1_EN__SHIFT 0x0
3451#define PCIE_STRAP_F1__STRAP_F1_LEGACY_DEVICE_TYPE_EN_MASK 0x2
3452#define PCIE_STRAP_F1__STRAP_F1_LEGACY_DEVICE_TYPE_EN__SHIFT 0x1
3453#define PCIE_STRAP_F1__STRAP_F1_MSI_EN_MASK 0x4
3454#define PCIE_STRAP_F1__STRAP_F1_MSI_EN__SHIFT 0x2
3455#define PCIE_STRAP_F1__STRAP_F1_VC_EN_MASK 0x8
3456#define PCIE_STRAP_F1__STRAP_F1_VC_EN__SHIFT 0x3
3457#define PCIE_STRAP_F1__STRAP_F1_DSN_EN_MASK 0x10
3458#define PCIE_STRAP_F1__STRAP_F1_DSN_EN__SHIFT 0x4
3459#define PCIE_STRAP_F1__STRAP_F1_AER_EN_MASK 0x20
3460#define PCIE_STRAP_F1__STRAP_F1_AER_EN__SHIFT 0x5
3461#define PCIE_STRAP_F1__STRAP_F1_ACS_EN_MASK 0x40
3462#define PCIE_STRAP_F1__STRAP_F1_ACS_EN__SHIFT 0x6
3463#define PCIE_STRAP_F1__STRAP_F1_BAR_EN_MASK 0x80
3464#define PCIE_STRAP_F1__STRAP_F1_BAR_EN__SHIFT 0x7
3465#define PCIE_STRAP_F1__STRAP_F1_PWR_EN_MASK 0x100
3466#define PCIE_STRAP_F1__STRAP_F1_PWR_EN__SHIFT 0x8
3467#define PCIE_STRAP_F1__STRAP_F1_DPA_EN_MASK 0x200
3468#define PCIE_STRAP_F1__STRAP_F1_DPA_EN__SHIFT 0x9
3469#define PCIE_STRAP_F1__STRAP_F1_ATS_EN_MASK 0x400
3470#define PCIE_STRAP_F1__STRAP_F1_ATS_EN__SHIFT 0xa
3471#define PCIE_STRAP_F1__STRAP_F1_PAGE_REQ_EN_MASK 0x800
3472#define PCIE_STRAP_F1__STRAP_F1_PAGE_REQ_EN__SHIFT 0xb
3473#define PCIE_STRAP_F1__STRAP_F1_PASID_EN_MASK 0x1000
3474#define PCIE_STRAP_F1__STRAP_F1_PASID_EN__SHIFT 0xc
3475#define PCIE_STRAP_F1__STRAP_F1_ECRC_CHECK_EN_MASK 0x2000
3476#define PCIE_STRAP_F1__STRAP_F1_ECRC_CHECK_EN__SHIFT 0xd
3477#define PCIE_STRAP_F1__STRAP_F1_ECRC_GEN_EN_MASK 0x4000
3478#define PCIE_STRAP_F1__STRAP_F1_ECRC_GEN_EN__SHIFT 0xe
3479#define PCIE_STRAP_F1__STRAP_F1_CPL_ABORT_ERR_EN_MASK 0x8000
3480#define PCIE_STRAP_F1__STRAP_F1_CPL_ABORT_ERR_EN__SHIFT 0xf
3481#define PCIE_STRAP_F1__STRAP_F1_POISONED_ADVISORY_NONFATAL_MASK 0x10000
3482#define PCIE_STRAP_F1__STRAP_F1_POISONED_ADVISORY_NONFATAL__SHIFT 0x10
3483#define PCIE_STRAP_F2__STRAP_F2_EN_MASK 0x1
3484#define PCIE_STRAP_F2__STRAP_F2_EN__SHIFT 0x0
3485#define PCIE_STRAP_F2__STRAP_F2_LEGACY_DEVICE_TYPE_EN_MASK 0x2
3486#define PCIE_STRAP_F2__STRAP_F2_LEGACY_DEVICE_TYPE_EN__SHIFT 0x1
3487#define PCIE_STRAP_F2__STRAP_F2_MSI_EN_MASK 0x4
3488#define PCIE_STRAP_F2__STRAP_F2_MSI_EN__SHIFT 0x2
3489#define PCIE_STRAP_F2__STRAP_F2_VC_EN_MASK 0x8
3490#define PCIE_STRAP_F2__STRAP_F2_VC_EN__SHIFT 0x3
3491#define PCIE_STRAP_F2__STRAP_F2_DSN_EN_MASK 0x10
3492#define PCIE_STRAP_F2__STRAP_F2_DSN_EN__SHIFT 0x4
3493#define PCIE_STRAP_F2__STRAP_F2_AER_EN_MASK 0x20
3494#define PCIE_STRAP_F2__STRAP_F2_AER_EN__SHIFT 0x5
3495#define PCIE_STRAP_F2__STRAP_F2_ACS_EN_MASK 0x40
3496#define PCIE_STRAP_F2__STRAP_F2_ACS_EN__SHIFT 0x6
3497#define PCIE_STRAP_F2__STRAP_F2_BAR_EN_MASK 0x80
3498#define PCIE_STRAP_F2__STRAP_F2_BAR_EN__SHIFT 0x7
3499#define PCIE_STRAP_F2__STRAP_F2_PWR_EN_MASK 0x100
3500#define PCIE_STRAP_F2__STRAP_F2_PWR_EN__SHIFT 0x8
3501#define PCIE_STRAP_F2__STRAP_F2_DPA_EN_MASK 0x200
3502#define PCIE_STRAP_F2__STRAP_F2_DPA_EN__SHIFT 0x9
3503#define PCIE_STRAP_F2__STRAP_F2_ATS_EN_MASK 0x400
3504#define PCIE_STRAP_F2__STRAP_F2_ATS_EN__SHIFT 0xa
3505#define PCIE_STRAP_F2__STRAP_F2_PAGE_REQ_EN_MASK 0x800
3506#define PCIE_STRAP_F2__STRAP_F2_PAGE_REQ_EN__SHIFT 0xb
3507#define PCIE_STRAP_F2__STRAP_F2_PASID_EN_MASK 0x1000
3508#define PCIE_STRAP_F2__STRAP_F2_PASID_EN__SHIFT 0xc
3509#define PCIE_STRAP_F2__STRAP_F2_ECRC_CHECK_EN_MASK 0x2000
3510#define PCIE_STRAP_F2__STRAP_F2_ECRC_CHECK_EN__SHIFT 0xd
3511#define PCIE_STRAP_F2__STRAP_F2_ECRC_GEN_EN_MASK 0x4000
3512#define PCIE_STRAP_F2__STRAP_F2_ECRC_GEN_EN__SHIFT 0xe
3513#define PCIE_STRAP_F2__STRAP_F2_CPL_ABORT_ERR_EN_MASK 0x8000
3514#define PCIE_STRAP_F2__STRAP_F2_CPL_ABORT_ERR_EN__SHIFT 0xf
3515#define PCIE_STRAP_F2__STRAP_F2_POISONED_ADVISORY_NONFATAL_MASK 0x10000
3516#define PCIE_STRAP_F2__STRAP_F2_POISONED_ADVISORY_NONFATAL__SHIFT 0x10
3517#define PCIE_STRAP_F3__RESERVED_MASK 0xffffffff
3518#define PCIE_STRAP_F3__RESERVED__SHIFT 0x0
3519#define PCIE_STRAP_F4__RESERVED_MASK 0xffffffff
3520#define PCIE_STRAP_F4__RESERVED__SHIFT 0x0
3521#define PCIE_STRAP_F5__RESERVED_MASK 0xffffffff
3522#define PCIE_STRAP_F5__RESERVED__SHIFT 0x0
3523#define PCIE_STRAP_F6__RESERVED_MASK 0xffffffff
3524#define PCIE_STRAP_F6__RESERVED__SHIFT 0x0
3525#define PCIE_STRAP_F7__RESERVED_MASK 0xffffffff
3526#define PCIE_STRAP_F7__RESERVED__SHIFT 0x0
3527#define PCIE_STRAP_MISC__STRAP_LINK_CONFIG_MASK 0xf
3528#define PCIE_STRAP_MISC__STRAP_LINK_CONFIG__SHIFT 0x0
3529#define PCIE_STRAP_MISC__STRAP_TL_ALT_BUF_EN_MASK 0x10
3530#define PCIE_STRAP_MISC__STRAP_TL_ALT_BUF_EN__SHIFT 0x4
3531#define PCIE_STRAP_MISC__STRAP_MAX_PASID_WIDTH_MASK 0x1f00
3532#define PCIE_STRAP_MISC__STRAP_MAX_PASID_WIDTH__SHIFT 0x8
3533#define PCIE_STRAP_MISC__STRAP_PASID_EXE_PERMISSION_SUPPORTED_MASK 0x2000
3534#define PCIE_STRAP_MISC__STRAP_PASID_EXE_PERMISSION_SUPPORTED__SHIFT 0xd
3535#define PCIE_STRAP_MISC__STRAP_PASID_PRIV_MODE_SUPPORTED_MASK 0x4000
3536#define PCIE_STRAP_MISC__STRAP_PASID_PRIV_MODE_SUPPORTED__SHIFT 0xe
3537#define PCIE_STRAP_MISC__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED_MASK 0x8000
3538#define PCIE_STRAP_MISC__STRAP_PASID_GLOBAL_INVALIDATE_SUPPORTED__SHIFT 0xf
3539#define PCIE_STRAP_MISC__STRAP_CLK_PM_EN_MASK 0x1000000
3540#define PCIE_STRAP_MISC__STRAP_CLK_PM_EN__SHIFT 0x18
3541#define PCIE_STRAP_MISC__STRAP_ECN1P1_EN_MASK 0x2000000
3542#define PCIE_STRAP_MISC__STRAP_ECN1P1_EN__SHIFT 0x19
3543#define PCIE_STRAP_MISC__STRAP_EXT_VC_COUNT_MASK 0x4000000
3544#define PCIE_STRAP_MISC__STRAP_EXT_VC_COUNT__SHIFT 0x1a
3545#define PCIE_STRAP_MISC__STRAP_REVERSE_ALL_MASK 0x10000000
3546#define PCIE_STRAP_MISC__STRAP_REVERSE_ALL__SHIFT 0x1c
3547#define PCIE_STRAP_MISC__STRAP_MST_ADR64_EN_MASK 0x20000000
3548#define PCIE_STRAP_MISC__STRAP_MST_ADR64_EN__SHIFT 0x1d
3549#define PCIE_STRAP_MISC__STRAP_FLR_EN_MASK 0x40000000
3550#define PCIE_STRAP_MISC__STRAP_FLR_EN__SHIFT 0x1e
3551#define PCIE_STRAP_MISC__STRAP_INTERNAL_ERR_EN_MASK 0x80000000
3552#define PCIE_STRAP_MISC__STRAP_INTERNAL_ERR_EN__SHIFT 0x1f
3553#define PCIE_STRAP_MISC2__STRAP_GEN2_COMPLIANCE_MASK 0x2
3554#define PCIE_STRAP_MISC2__STRAP_GEN2_COMPLIANCE__SHIFT 0x1
3555#define PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN_MASK 0x4
3556#define PCIE_STRAP_MISC2__STRAP_MSTCPL_TIMEOUT_EN__SHIFT 0x2
3557#define PCIE_STRAP_MISC2__STRAP_GEN3_COMPLIANCE_MASK 0x8
3558#define PCIE_STRAP_MISC2__STRAP_GEN3_COMPLIANCE__SHIFT 0x3
3559#define PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED_MASK 0x10
3560#define PCIE_STRAP_MISC2__STRAP_TPH_SUPPORTED__SHIFT 0x4
3561#define PCIE_STRAP_PI__STRAP_QUICKSIM_START_MASK 0x1
3562#define PCIE_STRAP_PI__STRAP_QUICKSIM_START__SHIFT 0x0
3563#define PCIE_STRAP_PI__STRAP_TEST_TOGGLE_PATTERN_MASK 0x10000000
3564#define PCIE_STRAP_PI__STRAP_TEST_TOGGLE_PATTERN__SHIFT 0x1c
3565#define PCIE_STRAP_PI__STRAP_TEST_TOGGLE_MODE_MASK 0x20000000
3566#define PCIE_STRAP_PI__STRAP_TEST_TOGGLE_MODE__SHIFT 0x1d
3567#define PCIE_STRAP_I2C_BD__STRAP_BIF_I2C_SLV_ADR_MASK 0x7f
3568#define PCIE_STRAP_I2C_BD__STRAP_BIF_I2C_SLV_ADR__SHIFT 0x0
3569#define PCIE_STRAP_I2C_BD__STRAP_BIF_DBG_I2C_EN_MASK 0x80
3570#define PCIE_STRAP_I2C_BD__STRAP_BIF_DBG_I2C_EN__SHIFT 0x7
3571#define PCIE_PRBS_CLR__PRBS_CLR_MASK 0xffff
3572#define PCIE_PRBS_CLR__PRBS_CLR__SHIFT 0x0
3573#define PCIE_PRBS_CLR__PRBS_CHECKER_DEBUG_BUS_SELECT_MASK 0xf0000
3574#define PCIE_PRBS_CLR__PRBS_CHECKER_DEBUG_BUS_SELECT__SHIFT 0x10
3575#define PCIE_PRBS_STATUS1__PRBS_ERRSTAT_MASK 0xffff
3576#define PCIE_PRBS_STATUS1__PRBS_ERRSTAT__SHIFT 0x0
3577#define PCIE_PRBS_STATUS1__PRBS_LOCKED_MASK 0xffff0000
3578#define PCIE_PRBS_STATUS1__PRBS_LOCKED__SHIFT 0x10
3579#define PCIE_PRBS_STATUS2__PRBS_BITCNT_DONE_MASK 0xffff
3580#define PCIE_PRBS_STATUS2__PRBS_BITCNT_DONE__SHIFT 0x0
3581#define PCIE_PRBS_FREERUN__PRBS_FREERUN_MASK 0xffff
3582#define PCIE_PRBS_FREERUN__PRBS_FREERUN__SHIFT 0x0
3583#define PCIE_PRBS_MISC__PRBS_EN_MASK 0x1
3584#define PCIE_PRBS_MISC__PRBS_EN__SHIFT 0x0
3585#define PCIE_PRBS_MISC__PRBS_TEST_MODE_MASK 0x6
3586#define PCIE_PRBS_MISC__PRBS_TEST_MODE__SHIFT 0x1
3587#define PCIE_PRBS_MISC__PRBS_USER_PATTERN_TOGGLE_MASK 0x8
3588#define PCIE_PRBS_MISC__PRBS_USER_PATTERN_TOGGLE__SHIFT 0x3
3589#define PCIE_PRBS_MISC__PRBS_8BIT_SEL_MASK 0x10
3590#define PCIE_PRBS_MISC__PRBS_8BIT_SEL__SHIFT 0x4
3591#define PCIE_PRBS_MISC__PRBS_COMMA_NUM_MASK 0x60
3592#define PCIE_PRBS_MISC__PRBS_COMMA_NUM__SHIFT 0x5
3593#define PCIE_PRBS_MISC__PRBS_LOCK_CNT_MASK 0xf80
3594#define PCIE_PRBS_MISC__PRBS_LOCK_CNT__SHIFT 0x7
3595#define PCIE_PRBS_MISC__PRBS_DATA_RATE_MASK 0xc000
3596#define PCIE_PRBS_MISC__PRBS_DATA_RATE__SHIFT 0xe
3597#define PCIE_PRBS_MISC__PRBS_CHK_ERR_MASK_MASK 0xffff0000
3598#define PCIE_PRBS_MISC__PRBS_CHK_ERR_MASK__SHIFT 0x10
3599#define PCIE_PRBS_USER_PATTERN__PRBS_USER_PATTERN_MASK 0x3fffffff
3600#define PCIE_PRBS_USER_PATTERN__PRBS_USER_PATTERN__SHIFT 0x0
3601#define PCIE_PRBS_LO_BITCNT__PRBS_LO_BITCNT_MASK 0xffffffff
3602#define PCIE_PRBS_LO_BITCNT__PRBS_LO_BITCNT__SHIFT 0x0
3603#define PCIE_PRBS_HI_BITCNT__PRBS_HI_BITCNT_MASK 0xff
3604#define PCIE_PRBS_HI_BITCNT__PRBS_HI_BITCNT__SHIFT 0x0
3605#define PCIE_PRBS_ERRCNT_0__PRBS_ERRCNT_0_MASK 0xffffffff
3606#define PCIE_PRBS_ERRCNT_0__PRBS_ERRCNT_0__SHIFT 0x0
3607#define PCIE_PRBS_ERRCNT_1__PRBS_ERRCNT_1_MASK 0xffffffff
3608#define PCIE_PRBS_ERRCNT_1__PRBS_ERRCNT_1__SHIFT 0x0
3609#define PCIE_PRBS_ERRCNT_2__PRBS_ERRCNT_2_MASK 0xffffffff
3610#define PCIE_PRBS_ERRCNT_2__PRBS_ERRCNT_2__SHIFT 0x0
3611#define PCIE_PRBS_ERRCNT_3__PRBS_ERRCNT_3_MASK 0xffffffff
3612#define PCIE_PRBS_ERRCNT_3__PRBS_ERRCNT_3__SHIFT 0x0
3613#define PCIE_PRBS_ERRCNT_4__PRBS_ERRCNT_4_MASK 0xffffffff
3614#define PCIE_PRBS_ERRCNT_4__PRBS_ERRCNT_4__SHIFT 0x0
3615#define PCIE_PRBS_ERRCNT_5__PRBS_ERRCNT_5_MASK 0xffffffff
3616#define PCIE_PRBS_ERRCNT_5__PRBS_ERRCNT_5__SHIFT 0x0
3617#define PCIE_PRBS_ERRCNT_6__PRBS_ERRCNT_6_MASK 0xffffffff
3618#define PCIE_PRBS_ERRCNT_6__PRBS_ERRCNT_6__SHIFT 0x0
3619#define PCIE_PRBS_ERRCNT_7__PRBS_ERRCNT_7_MASK 0xffffffff
3620#define PCIE_PRBS_ERRCNT_7__PRBS_ERRCNT_7__SHIFT 0x0
3621#define PCIE_PRBS_ERRCNT_8__PRBS_ERRCNT_8_MASK 0xffffffff
3622#define PCIE_PRBS_ERRCNT_8__PRBS_ERRCNT_8__SHIFT 0x0
3623#define PCIE_PRBS_ERRCNT_9__PRBS_ERRCNT_9_MASK 0xffffffff
3624#define PCIE_PRBS_ERRCNT_9__PRBS_ERRCNT_9__SHIFT 0x0
3625#define PCIE_PRBS_ERRCNT_10__PRBS_ERRCNT_10_MASK 0xffffffff
3626#define PCIE_PRBS_ERRCNT_10__PRBS_ERRCNT_10__SHIFT 0x0
3627#define PCIE_PRBS_ERRCNT_11__PRBS_ERRCNT_11_MASK 0xffffffff
3628#define PCIE_PRBS_ERRCNT_11__PRBS_ERRCNT_11__SHIFT 0x0
3629#define PCIE_PRBS_ERRCNT_12__PRBS_ERRCNT_12_MASK 0xffffffff
3630#define PCIE_PRBS_ERRCNT_12__PRBS_ERRCNT_12__SHIFT 0x0
3631#define PCIE_PRBS_ERRCNT_13__PRBS_ERRCNT_13_MASK 0xffffffff
3632#define PCIE_PRBS_ERRCNT_13__PRBS_ERRCNT_13__SHIFT 0x0
3633#define PCIE_PRBS_ERRCNT_14__PRBS_ERRCNT_14_MASK 0xffffffff
3634#define PCIE_PRBS_ERRCNT_14__PRBS_ERRCNT_14__SHIFT 0x0
3635#define PCIE_PRBS_ERRCNT_15__PRBS_ERRCNT_15_MASK 0xffffffff
3636#define PCIE_PRBS_ERRCNT_15__PRBS_ERRCNT_15__SHIFT 0x0
3637#define PCIE_F0_DPA_CAP__TRANS_LAT_UNIT_MASK 0x300
3638#define PCIE_F0_DPA_CAP__TRANS_LAT_UNIT__SHIFT 0x8
3639#define PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE_MASK 0x3000
3640#define PCIE_F0_DPA_CAP__PWR_ALLOC_SCALE__SHIFT 0xc
3641#define PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0_MASK 0xff0000
3642#define PCIE_F0_DPA_CAP__TRANS_LAT_VAL_0__SHIFT 0x10
3643#define PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1_MASK 0xff000000
3644#define PCIE_F0_DPA_CAP__TRANS_LAT_VAL_1__SHIFT 0x18
3645#define PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS_MASK 0xff
3646#define PCIE_F0_DPA_LATENCY_INDICATOR__TRANS_LAT_INDICATOR_BITS__SHIFT 0x0
3647#define PCIE_F0_DPA_CNTL__SUBSTATE_STATUS_MASK 0x1f
3648#define PCIE_F0_DPA_CNTL__SUBSTATE_STATUS__SHIFT 0x0
3649#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC_MASK 0xff
3650#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0__SUBSTATE_PWR_ALLOC__SHIFT 0x0
3651#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC_MASK 0xff
3652#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1__SUBSTATE_PWR_ALLOC__SHIFT 0x0
3653#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC_MASK 0xff
3654#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2__SUBSTATE_PWR_ALLOC__SHIFT 0x0
3655#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC_MASK 0xff
3656#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3__SUBSTATE_PWR_ALLOC__SHIFT 0x0
3657#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC_MASK 0xff
3658#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4__SUBSTATE_PWR_ALLOC__SHIFT 0x0
3659#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC_MASK 0xff
3660#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5__SUBSTATE_PWR_ALLOC__SHIFT 0x0
3661#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC_MASK 0xff
3662#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6__SUBSTATE_PWR_ALLOC__SHIFT 0x0
3663#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC_MASK 0xff
3664#define PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7__SUBSTATE_PWR_ALLOC__SHIFT 0x0
3665#define PCIEP_RESERVED__PCIEP_RESERVED_MASK 0xffffffff
3666#define PCIEP_RESERVED__PCIEP_RESERVED__SHIFT 0x0
3667#define PCIEP_SCRATCH__PCIEP_SCRATCH_MASK 0xffffffff
3668#define PCIEP_SCRATCH__PCIEP_SCRATCH__SHIFT 0x0
3669#define PCIEP_HW_DEBUG__HW_00_DEBUG_MASK 0x1
3670#define PCIEP_HW_DEBUG__HW_00_DEBUG__SHIFT 0x0
3671#define PCIEP_HW_DEBUG__HW_01_DEBUG_MASK 0x2
3672#define PCIEP_HW_DEBUG__HW_01_DEBUG__SHIFT 0x1
3673#define PCIEP_HW_DEBUG__HW_02_DEBUG_MASK 0x4
3674#define PCIEP_HW_DEBUG__HW_02_DEBUG__SHIFT 0x2
3675#define PCIEP_HW_DEBUG__HW_03_DEBUG_MASK 0x8
3676#define PCIEP_HW_DEBUG__HW_03_DEBUG__SHIFT 0x3
3677#define PCIEP_HW_DEBUG__HW_04_DEBUG_MASK 0x10
3678#define PCIEP_HW_DEBUG__HW_04_DEBUG__SHIFT 0x4
3679#define PCIEP_HW_DEBUG__HW_05_DEBUG_MASK 0x20
3680#define PCIEP_HW_DEBUG__HW_05_DEBUG__SHIFT 0x5
3681#define PCIEP_HW_DEBUG__HW_06_DEBUG_MASK 0x40
3682#define PCIEP_HW_DEBUG__HW_06_DEBUG__SHIFT 0x6
3683#define PCIEP_HW_DEBUG__HW_07_DEBUG_MASK 0x80
3684#define PCIEP_HW_DEBUG__HW_07_DEBUG__SHIFT 0x7
3685#define PCIEP_HW_DEBUG__HW_08_DEBUG_MASK 0x100
3686#define PCIEP_HW_DEBUG__HW_08_DEBUG__SHIFT 0x8
3687#define PCIEP_HW_DEBUG__HW_09_DEBUG_MASK 0x200
3688#define PCIEP_HW_DEBUG__HW_09_DEBUG__SHIFT 0x9
3689#define PCIEP_HW_DEBUG__HW_10_DEBUG_MASK 0x400
3690#define PCIEP_HW_DEBUG__HW_10_DEBUG__SHIFT 0xa
3691#define PCIEP_HW_DEBUG__HW_11_DEBUG_MASK 0x800
3692#define PCIEP_HW_DEBUG__HW_11_DEBUG__SHIFT 0xb
3693#define PCIEP_HW_DEBUG__HW_12_DEBUG_MASK 0x1000
3694#define PCIEP_HW_DEBUG__HW_12_DEBUG__SHIFT 0xc
3695#define PCIEP_HW_DEBUG__HW_13_DEBUG_MASK 0x2000
3696#define PCIEP_HW_DEBUG__HW_13_DEBUG__SHIFT 0xd
3697#define PCIEP_HW_DEBUG__HW_14_DEBUG_MASK 0x4000
3698#define PCIEP_HW_DEBUG__HW_14_DEBUG__SHIFT 0xe
3699#define PCIEP_HW_DEBUG__HW_15_DEBUG_MASK 0x8000
3700#define PCIEP_HW_DEBUG__HW_15_DEBUG__SHIFT 0xf
3701#define PCIEP_PORT_CNTL__SLV_PORT_REQ_EN_MASK 0x1
3702#define PCIEP_PORT_CNTL__SLV_PORT_REQ_EN__SHIFT 0x0
3703#define PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE_MASK 0x2
3704#define PCIEP_PORT_CNTL__CI_SNOOP_OVERRIDE__SHIFT 0x1
3705#define PCIEP_PORT_CNTL__HOTPLUG_MSG_EN_MASK 0x4
3706#define PCIEP_PORT_CNTL__HOTPLUG_MSG_EN__SHIFT 0x2
3707#define PCIEP_PORT_CNTL__NATIVE_PME_EN_MASK 0x8
3708#define PCIEP_PORT_CNTL__NATIVE_PME_EN__SHIFT 0x3
3709#define PCIEP_PORT_CNTL__PWR_FAULT_EN_MASK 0x10
3710#define PCIEP_PORT_CNTL__PWR_FAULT_EN__SHIFT 0x4
3711#define PCIEP_PORT_CNTL__PMI_BM_DIS_MASK 0x20
3712#define PCIEP_PORT_CNTL__PMI_BM_DIS__SHIFT 0x5
3713#define PCIEP_PORT_CNTL__SEQNUM_DEBUG_MODE_MASK 0x40
3714#define PCIEP_PORT_CNTL__SEQNUM_DEBUG_MODE__SHIFT 0x6
3715#define PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S_MASK 0x7f00
3716#define PCIEP_PORT_CNTL__CI_SLV_CPL_STATIC_ALLOC_LIMIT_S__SHIFT 0x8
3717#define PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE_MASK 0x30000
3718#define PCIEP_PORT_CNTL__CI_MAX_CPL_PAYLOAD_SIZE_MODE__SHIFT 0x10
3719#define PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE_MASK 0x1c0000
3720#define PCIEP_PORT_CNTL__CI_PRIV_MAX_CPL_PAYLOAD_SIZE__SHIFT 0x12
3721#define PCIE_TX_CNTL__TX_SNR_OVERRIDE_MASK 0xc00
3722#define PCIE_TX_CNTL__TX_SNR_OVERRIDE__SHIFT 0xa
3723#define PCIE_TX_CNTL__TX_RO_OVERRIDE_MASK 0x3000
3724#define PCIE_TX_CNTL__TX_RO_OVERRIDE__SHIFT 0xc
3725#define PCIE_TX_CNTL__TX_PACK_PACKET_DIS_MASK 0x4000
3726#define PCIE_TX_CNTL__TX_PACK_PACKET_DIS__SHIFT 0xe
3727#define PCIE_TX_CNTL__TX_FLUSH_TLP_DIS_MASK 0x8000
3728#define PCIE_TX_CNTL__TX_FLUSH_TLP_DIS__SHIFT 0xf
3729#define PCIE_TX_CNTL__TX_CPL_PASS_P_MASK 0x100000
3730#define PCIE_TX_CNTL__TX_CPL_PASS_P__SHIFT 0x14
3731#define PCIE_TX_CNTL__TX_NP_PASS_P_MASK 0x200000
3732#define PCIE_TX_CNTL__TX_NP_PASS_P__SHIFT 0x15
3733#define PCIE_TX_CNTL__TX_CLEAR_EXTRA_PM_REQS_MASK 0x400000
3734#define PCIE_TX_CNTL__TX_CLEAR_EXTRA_PM_REQS__SHIFT 0x16
3735#define PCIE_TX_CNTL__TX_FC_UPDATE_TIMEOUT_DIS_MASK 0x800000
3736#define PCIE_TX_CNTL__TX_FC_UPDATE_TIMEOUT_DIS__SHIFT 0x17
3737#define PCIE_TX_CNTL__TX_F0_TPH_DIS_MASK 0x1000000
3738#define PCIE_TX_CNTL__TX_F0_TPH_DIS__SHIFT 0x18
3739#define PCIE_TX_CNTL__TX_F1_TPH_DIS_MASK 0x2000000
3740#define PCIE_TX_CNTL__TX_F1_TPH_DIS__SHIFT 0x19
3741#define PCIE_TX_CNTL__TX_F2_TPH_DIS_MASK 0x4000000
3742#define PCIE_TX_CNTL__TX_F2_TPH_DIS__SHIFT 0x1a
3743#define PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION_MASK 0x7
3744#define PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_FUNCTION__SHIFT 0x0
3745#define PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE_MASK 0xf8
3746#define PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_DEVICE__SHIFT 0x3
3747#define PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS_MASK 0xff00
3748#define PCIE_TX_REQUESTER_ID__TX_REQUESTER_ID_BUS__SHIFT 0x8
3749#define PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA_MASK 0xffffff
3750#define PCIE_TX_VENDOR_SPECIFIC__TX_VENDOR_DATA__SHIFT 0x0
3751#define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_MASK 0x3f000000
3752#define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP__SHIFT 0x18
3753#define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN_MASK 0x40000000
3754#define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_VC1_EN__SHIFT 0x1e
3755#define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN_MASK 0x80000000
3756#define PCIE_TX_REQUEST_NUM_CNTL__TX_NUM_OUTSTANDING_NP_EN__SHIFT 0x1f
3757#define PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ_MASK 0xfff
3758#define PCIE_TX_SEQ__TX_NEXT_TRANSMIT_SEQ__SHIFT 0x0
3759#define PCIE_TX_SEQ__TX_ACKD_SEQ_MASK 0xfff0000
3760#define PCIE_TX_SEQ__TX_ACKD_SEQ__SHIFT 0x10
3761#define PCIE_TX_REPLAY__TX_REPLAY_NUM_MASK 0x7
3762#define PCIE_TX_REPLAY__TX_REPLAY_NUM__SHIFT 0x0
3763#define PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE_MASK 0x8000
3764#define PCIE_TX_REPLAY__TX_REPLAY_TIMER_OVERWRITE__SHIFT 0xf
3765#define PCIE_TX_REPLAY__TX_REPLAY_TIMER_MASK 0xffff0000
3766#define PCIE_TX_REPLAY__TX_REPLAY_TIMER__SHIFT 0x10
3767#define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_MASK 0xfff
3768#define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT__SHIFT 0x0
3769#define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE_MASK 0x1000
3770#define PCIE_TX_ACK_LATENCY_LIMIT__TX_ACK_LATENCY_LIMIT_OVERWRITE__SHIFT 0xc
3771#define PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD_MASK 0xfff
3772#define PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PD__SHIFT 0x0
3773#define PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH_MASK 0xff0000
3774#define PCIE_TX_CREDITS_ADVT_P__TX_CREDITS_ADVT_PH__SHIFT 0x10
3775#define PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD_MASK 0xfff
3776#define PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPD__SHIFT 0x0
3777#define PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH_MASK 0xff0000
3778#define PCIE_TX_CREDITS_ADVT_NP__TX_CREDITS_ADVT_NPH__SHIFT 0x10
3779#define PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD_MASK 0xfff
3780#define PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLD__SHIFT 0x0
3781#define PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH_MASK 0xff0000
3782#define PCIE_TX_CREDITS_ADVT_CPL__TX_CREDITS_ADVT_CPLH__SHIFT 0x10
3783#define PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD_MASK 0xfff
3784#define PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PD__SHIFT 0x0
3785#define PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH_MASK 0xff0000
3786#define PCIE_TX_CREDITS_INIT_P__TX_CREDITS_INIT_PH__SHIFT 0x10
3787#define PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD_MASK 0xfff
3788#define PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPD__SHIFT 0x0
3789#define PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH_MASK 0xff0000
3790#define PCIE_TX_CREDITS_INIT_NP__TX_CREDITS_INIT_NPH__SHIFT 0x10
3791#define PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD_MASK 0xfff
3792#define PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLD__SHIFT 0x0
3793#define PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH_MASK 0xff0000
3794#define PCIE_TX_CREDITS_INIT_CPL__TX_CREDITS_INIT_CPLH__SHIFT 0x10
3795#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD_MASK 0x1
3796#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PD__SHIFT 0x0
3797#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH_MASK 0x2
3798#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_PH__SHIFT 0x1
3799#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD_MASK 0x4
3800#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPD__SHIFT 0x2
3801#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH_MASK 0x8
3802#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_NPH__SHIFT 0x3
3803#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD_MASK 0x10
3804#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLD__SHIFT 0x4
3805#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH_MASK 0x20
3806#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_ERR_CPLH__SHIFT 0x5
3807#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD_MASK 0x10000
3808#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PD__SHIFT 0x10
3809#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH_MASK 0x20000
3810#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_PH__SHIFT 0x11
3811#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD_MASK 0x40000
3812#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPD__SHIFT 0x12
3813#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH_MASK 0x80000
3814#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_NPH__SHIFT 0x13
3815#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD_MASK 0x100000
3816#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLD__SHIFT 0x14
3817#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH_MASK 0x200000
3818#define PCIE_TX_CREDITS_STATUS__TX_CREDITS_CUR_STATUS_CPLH__SHIFT 0x15
3819#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0_MASK 0x7
3820#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC0__SHIFT 0x0
3821#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0_MASK 0x70
3822#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC0__SHIFT 0x4
3823#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0_MASK 0x700
3824#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC0__SHIFT 0x8
3825#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1_MASK 0x70000
3826#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_P_VC1__SHIFT 0x10
3827#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1_MASK 0x700000
3828#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_NP_VC1__SHIFT 0x14
3829#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1_MASK 0x7000000
3830#define PCIE_TX_CREDITS_FCU_THRESHOLD__TX_FCU_THRESHOLD_CPL_VC1__SHIFT 0x18
3831#define PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL_MASK 0x1
3832#define PCIE_P_PORT_LANE_STATUS__PORT_LANE_REVERSAL__SHIFT 0x0
3833#define PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH_MASK 0x7e
3834#define PCIE_P_PORT_LANE_STATUS__PHY_LINK_WIDTH__SHIFT 0x1
3835#define PCIE_FC_P__PD_CREDITS_MASK 0xff
3836#define PCIE_FC_P__PD_CREDITS__SHIFT 0x0
3837#define PCIE_FC_P__PH_CREDITS_MASK 0xff00
3838#define PCIE_FC_P__PH_CREDITS__SHIFT 0x8
3839#define PCIE_FC_NP__NPD_CREDITS_MASK 0xff
3840#define PCIE_FC_NP__NPD_CREDITS__SHIFT 0x0
3841#define PCIE_FC_NP__NPH_CREDITS_MASK 0xff00
3842#define PCIE_FC_NP__NPH_CREDITS__SHIFT 0x8
3843#define PCIE_FC_CPL__CPLD_CREDITS_MASK 0xff
3844#define PCIE_FC_CPL__CPLD_CREDITS__SHIFT 0x0
3845#define PCIE_FC_CPL__CPLH_CREDITS_MASK 0xff00
3846#define PCIE_FC_CPL__CPLH_CREDITS__SHIFT 0x8
3847#define PCIE_ERR_CNTL__ERR_REPORTING_DIS_MASK 0x1
3848#define PCIE_ERR_CNTL__ERR_REPORTING_DIS__SHIFT 0x0
3849#define PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG_MASK 0x2
3850#define PCIE_ERR_CNTL__STRAP_FIRST_RCVD_ERR_LOG__SHIFT 0x1
3851#define PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES_MASK 0x4
3852#define PCIE_ERR_CNTL__RX_DROP_ECRC_FAILURES__SHIFT 0x2
3853#define PCIE_ERR_CNTL__TX_GENERATE_LCRC_ERR_MASK 0x10
3854#define PCIE_ERR_CNTL__TX_GENERATE_LCRC_ERR__SHIFT 0x4
3855#define PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR_MASK 0x20
3856#define PCIE_ERR_CNTL__RX_GENERATE_LCRC_ERR__SHIFT 0x5
3857#define PCIE_ERR_CNTL__TX_GENERATE_ECRC_ERR_MASK 0x40
3858#define PCIE_ERR_CNTL__TX_GENERATE_ECRC_ERR__SHIFT 0x6
3859#define PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR_MASK 0x80
3860#define PCIE_ERR_CNTL__RX_GENERATE_ECRC_ERR__SHIFT 0x7
3861#define PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT_MASK 0x700
3862#define PCIE_ERR_CNTL__AER_HDR_LOG_TIMEOUT__SHIFT 0x8
3863#define PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED_MASK 0x800
3864#define PCIE_ERR_CNTL__AER_HDR_LOG_F0_TIMER_EXPIRED__SHIFT 0xb
3865#define PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED_MASK 0x1000
3866#define PCIE_ERR_CNTL__AER_HDR_LOG_F1_TIMER_EXPIRED__SHIFT 0xc
3867#define PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED_MASK 0x2000
3868#define PCIE_ERR_CNTL__AER_HDR_LOG_F2_TIMER_EXPIRED__SHIFT 0xd
3869#define PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS_MASK 0x4000
3870#define PCIE_ERR_CNTL__CI_P_SLV_BUF_RD_HALT_STATUS__SHIFT 0xe
3871#define PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS_MASK 0x8000
3872#define PCIE_ERR_CNTL__CI_NP_SLV_BUF_RD_HALT_STATUS__SHIFT 0xf
3873#define PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET_MASK 0x10000
3874#define PCIE_ERR_CNTL__CI_SLV_BUF_HALT_RESET__SHIFT 0x10
3875#define PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY_MASK 0x20000
3876#define PCIE_ERR_CNTL__SEND_ERR_MSG_IMMEDIATELY__SHIFT 0x11
3877#define PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL_MASK 0x40000
3878#define PCIE_ERR_CNTL__STRAP_POISONED_ADVISORY_NONFATAL__SHIFT 0x12
3879#define PCIE_RX_CNTL__RX_IGNORE_IO_ERR_MASK 0x1
3880#define PCIE_RX_CNTL__RX_IGNORE_IO_ERR__SHIFT 0x0
3881#define PCIE_RX_CNTL__RX_IGNORE_BE_ERR_MASK 0x2
3882#define PCIE_RX_CNTL__RX_IGNORE_BE_ERR__SHIFT 0x1
3883#define PCIE_RX_CNTL__RX_IGNORE_MSG_ERR_MASK 0x4
3884#define PCIE_RX_CNTL__RX_IGNORE_MSG_ERR__SHIFT 0x2
3885#define PCIE_RX_CNTL__RX_IGNORE_CRC_ERR_MASK 0x8
3886#define PCIE_RX_CNTL__RX_IGNORE_CRC_ERR__SHIFT 0x3
3887#define PCIE_RX_CNTL__RX_IGNORE_CFG_ERR_MASK 0x10
3888#define PCIE_RX_CNTL__RX_IGNORE_CFG_ERR__SHIFT 0x4
3889#define PCIE_RX_CNTL__RX_IGNORE_CPL_ERR_MASK 0x20
3890#define PCIE_RX_CNTL__RX_IGNORE_CPL_ERR__SHIFT 0x5
3891#define PCIE_RX_CNTL__RX_IGNORE_EP_ERR_MASK 0x40
3892#define PCIE_RX_CNTL__RX_IGNORE_EP_ERR__SHIFT 0x6
3893#define PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR_MASK 0x80
3894#define PCIE_RX_CNTL__RX_IGNORE_LEN_MISMATCH_ERR__SHIFT 0x7
3895#define PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR_MASK 0x100
3896#define PCIE_RX_CNTL__RX_IGNORE_MAX_PAYLOAD_ERR__SHIFT 0x8
3897#define PCIE_RX_CNTL__RX_IGNORE_TC_ERR_MASK 0x200
3898#define PCIE_RX_CNTL__RX_IGNORE_TC_ERR__SHIFT 0x9
3899#define PCIE_RX_CNTL__RX_IGNORE_CFG_UR_MASK 0x400
3900#define PCIE_RX_CNTL__RX_IGNORE_CFG_UR__SHIFT 0xa
3901#define PCIE_RX_CNTL__RX_IGNORE_IO_UR_MASK 0x800
3902#define PCIE_RX_CNTL__RX_IGNORE_IO_UR__SHIFT 0xb
3903#define PCIE_RX_CNTL__RX_IGNORE_AT_ERR_MASK 0x1000
3904#define PCIE_RX_CNTL__RX_IGNORE_AT_ERR__SHIFT 0xc
3905#define PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL_MASK 0x2000
3906#define PCIE_RX_CNTL__RX_NAK_IF_FIFO_FULL__SHIFT 0xd
3907#define PCIE_RX_CNTL__RX_GEN_ONE_NAK_MASK 0x4000
3908#define PCIE_RX_CNTL__RX_GEN_ONE_NAK__SHIFT 0xe
3909#define PCIE_RX_CNTL__RX_FC_INIT_FROM_REG_MASK 0x8000
3910#define PCIE_RX_CNTL__RX_FC_INIT_FROM_REG__SHIFT 0xf
3911#define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MASK 0x70000
3912#define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT__SHIFT 0x10
3913#define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE_MASK 0x80000
3914#define PCIE_RX_CNTL__RX_RCB_CPL_TIMEOUT_MODE__SHIFT 0x13
3915#define PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS_MASK 0x100000
3916#define PCIE_RX_CNTL__RX_PCIE_CPL_TIMEOUT_DIS__SHIFT 0x14
3917#define PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR_MASK 0x200000
3918#define PCIE_RX_CNTL__RX_IGNORE_SHORTPREFIX_ERR__SHIFT 0x15
3919#define PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR_MASK 0x400000
3920#define PCIE_RX_CNTL__RX_IGNORE_MAXPREFIX_ERR__SHIFT 0x16
3921#define PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR_MASK 0x800000
3922#define PCIE_RX_CNTL__RX_IGNORE_CPLPREFIX_ERR__SHIFT 0x17
3923#define PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR_MASK 0x1000000
3924#define PCIE_RX_CNTL__RX_IGNORE_INVALIDPASID_ERR__SHIFT 0x18
3925#define PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR_MASK 0x2000000
3926#define PCIE_RX_CNTL__RX_IGNORE_NOT_PASID_UR__SHIFT 0x19
3927#define PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM_MASK 0xfff
3928#define PCIE_RX_EXPECTED_SEQNUM__RX_EXPECTED_SEQNUM__SHIFT 0x0
3929#define PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_DATA_MASK 0xffffff
3930#define PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_DATA__SHIFT 0x0
3931#define PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS_MASK 0x1000000
3932#define PCIE_RX_VENDOR_SPECIFIC__RX_VENDOR_STATUS__SHIFT 0x18
3933#define PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR_MASK 0x1
3934#define PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMRDPASID_UR__SHIFT 0x0
3935#define PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR_MASK 0x2
3936#define PCIE_RX_CNTL3__RX_IGNORE_RC_TRANSMWRPASID_UR__SHIFT 0x1
3937#define PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR_MASK 0x4
3938#define PCIE_RX_CNTL3__RX_IGNORE_RC_PRGRESPMSG_UR__SHIFT 0x2
3939#define PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR_MASK 0x8
3940#define PCIE_RX_CNTL3__RX_IGNORE_RC_INVREQ_UR__SHIFT 0x3
3941#define PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR_MASK 0x10
3942#define PCIE_RX_CNTL3__RX_IGNORE_RC_INVCPLPASID_UR__SHIFT 0x4
3943#define PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD_MASK 0xfff
3944#define PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PD__SHIFT 0x0
3945#define PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH_MASK 0xff0000
3946#define PCIE_RX_CREDITS_ALLOCATED_P__RX_CREDITS_ALLOCATED_PH__SHIFT 0x10
3947#define PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD_MASK 0xfff
3948#define PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPD__SHIFT 0x0
3949#define PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH_MASK 0xff0000
3950#define PCIE_RX_CREDITS_ALLOCATED_NP__RX_CREDITS_ALLOCATED_NPH__SHIFT 0x10
3951#define PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD_MASK 0xfff
3952#define PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLD__SHIFT 0x0
3953#define PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH_MASK 0xff0000
3954#define PCIE_RX_CREDITS_ALLOCATED_CPL__RX_CREDITS_ALLOCATED_CPLH__SHIFT 0x10
3955#define PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0_MASK 0x2
3956#define PCIE_LC_CNTL__LC_DONT_ENTER_L23_IN_D0__SHIFT 0x1
3957#define PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN_MASK 0x4
3958#define PCIE_LC_CNTL__LC_RESET_L_IDLE_COUNT_EN__SHIFT 0x2
3959#define PCIE_LC_CNTL__LC_RESET_LINK_MASK 0x8
3960#define PCIE_LC_CNTL__LC_RESET_LINK__SHIFT 0x3
3961#define PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE_MASK 0xf0
3962#define PCIE_LC_CNTL__LC_16X_CLEAR_TX_PIPE__SHIFT 0x4
3963#define PCIE_LC_CNTL__LC_L0S_INACTIVITY_MASK 0xf00
3964#define PCIE_LC_CNTL__LC_L0S_INACTIVITY__SHIFT 0x8
3965#define PCIE_LC_CNTL__LC_L1_INACTIVITY_MASK 0xf000
3966#define PCIE_LC_CNTL__LC_L1_INACTIVITY__SHIFT 0xc
3967#define PCIE_LC_CNTL__LC_PMI_TO_L1_DIS_MASK 0x10000
3968#define PCIE_LC_CNTL__LC_PMI_TO_L1_DIS__SHIFT 0x10
3969#define PCIE_LC_CNTL__LC_INC_N_FTS_EN_MASK 0x20000
3970#define PCIE_LC_CNTL__LC_INC_N_FTS_EN__SHIFT 0x11
3971#define PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23_MASK 0xc0000
3972#define PCIE_LC_CNTL__LC_LOOK_FOR_IDLE_IN_L1L23__SHIFT 0x12
3973#define PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC_MASK 0x100000
3974#define PCIE_LC_CNTL__LC_FACTOR_IN_EXT_SYNC__SHIFT 0x14
3975#define PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS_MASK 0x200000
3976#define PCIE_LC_CNTL__LC_WAIT_FOR_PM_ACK_DIS__SHIFT 0x15
3977#define PCIE_LC_CNTL__LC_WAKE_FROM_L23_MASK 0x400000
3978#define PCIE_LC_CNTL__LC_WAKE_FROM_L23__SHIFT 0x16
3979#define PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK_MASK 0x800000
3980#define PCIE_LC_CNTL__LC_L1_IMMEDIATE_ACK__SHIFT 0x17
3981#define PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS_MASK 0x1000000
3982#define PCIE_LC_CNTL__LC_ASPM_TO_L1_DIS__SHIFT 0x18
3983#define PCIE_LC_CNTL__LC_DELAY_COUNT_MASK 0x6000000
3984#define PCIE_LC_CNTL__LC_DELAY_COUNT__SHIFT 0x19
3985#define PCIE_LC_CNTL__LC_DELAY_L0S_EXIT_MASK 0x8000000
3986#define PCIE_LC_CNTL__LC_DELAY_L0S_EXIT__SHIFT 0x1b
3987#define PCIE_LC_CNTL__LC_DELAY_L1_EXIT_MASK 0x10000000
3988#define PCIE_LC_CNTL__LC_DELAY_L1_EXIT__SHIFT 0x1c
3989#define PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE_MASK 0x20000000
3990#define PCIE_LC_CNTL__LC_EXTEND_WAIT_FOR_EL_IDLE__SHIFT 0x1d
3991#define PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN_MASK 0x40000000
3992#define PCIE_LC_CNTL__LC_ESCAPE_L1L23_EN__SHIFT 0x1e
3993#define PCIE_LC_CNTL__LC_GATE_RCVR_IDLE_MASK 0x80000000
3994#define PCIE_LC_CNTL__LC_GATE_RCVR_IDLE__SHIFT 0x1f
3995#define PCIE_LC_CNTL2__LC_TIMED_OUT_STATE_MASK 0x3f
3996#define PCIE_LC_CNTL2__LC_TIMED_OUT_STATE__SHIFT 0x0
3997#define PCIE_LC_CNTL2__LC_STATE_TIMED_OUT_MASK 0x40
3998#define PCIE_LC_CNTL2__LC_STATE_TIMED_OUT__SHIFT 0x6
3999#define PCIE_LC_CNTL2__LC_LOOK_FOR_BW_REDUCTION_MASK 0x80
4000#define PCIE_LC_CNTL2__LC_LOOK_FOR_BW_REDUCTION__SHIFT 0x7
4001#define PCIE_LC_CNTL2__LC_MORE_TS2_EN_MASK 0x100
4002#define PCIE_LC_CNTL2__LC_MORE_TS2_EN__SHIFT 0x8
4003#define PCIE_LC_CNTL2__LC_X12_NEGOTIATION_DIS_MASK 0x200
4004#define PCIE_LC_CNTL2__LC_X12_NEGOTIATION_DIS__SHIFT 0x9
4005#define PCIE_LC_CNTL2__LC_LINK_UP_REVERSAL_EN_MASK 0x400
4006#define PCIE_LC_CNTL2__LC_LINK_UP_REVERSAL_EN__SHIFT 0xa
4007#define PCIE_LC_CNTL2__LC_ILLEGAL_STATE_MASK 0x800
4008#define PCIE_LC_CNTL2__LC_ILLEGAL_STATE__SHIFT 0xb
4009#define PCIE_LC_CNTL2__LC_ILLEGAL_STATE_RESTART_EN_MASK 0x1000
4010#define PCIE_LC_CNTL2__LC_ILLEGAL_STATE_RESTART_EN__SHIFT 0xc
4011#define PCIE_LC_CNTL2__LC_WAIT_FOR_OTHER_LANES_MODE_MASK 0x2000
4012#define PCIE_LC_CNTL2__LC_WAIT_FOR_OTHER_LANES_MODE__SHIFT 0xd
4013#define PCIE_LC_CNTL2__LC_ELEC_IDLE_MODE_MASK 0xc000
4014#define PCIE_LC_CNTL2__LC_ELEC_IDLE_MODE__SHIFT 0xe
4015#define PCIE_LC_CNTL2__LC_DISABLE_INFERRED_ELEC_IDLE_DET_MASK 0x10000
4016#define PCIE_LC_CNTL2__LC_DISABLE_INFERRED_ELEC_IDLE_DET__SHIFT 0x10
4017#define PCIE_LC_CNTL2__LC_ALLOW_PDWN_IN_L1_MASK 0x20000
4018#define PCIE_LC_CNTL2__LC_ALLOW_PDWN_IN_L1__SHIFT 0x11
4019#define PCIE_LC_CNTL2__LC_ALLOW_PDWN_IN_L23_MASK 0x40000
4020#define PCIE_LC_CNTL2__LC_ALLOW_PDWN_IN_L23__SHIFT 0x12
4021#define PCIE_LC_CNTL2__LC_DEASSERT_RX_EN_IN_L0S_MASK 0x80000
4022#define PCIE_LC_CNTL2__LC_DEASSERT_RX_EN_IN_L0S__SHIFT 0x13
4023#define PCIE_LC_CNTL2__LC_BLOCK_EL_IDLE_IN_L0_MASK 0x100000
4024#define PCIE_LC_CNTL2__LC_BLOCK_EL_IDLE_IN_L0__SHIFT 0x14
4025#define PCIE_LC_CNTL2__LC_RCV_L0_TO_RCV_L0S_DIS_MASK 0x200000
4026#define PCIE_LC_CNTL2__LC_RCV_L0_TO_RCV_L0S_DIS__SHIFT 0x15
4027#define PCIE_LC_CNTL2__LC_ASSERT_INACTIVE_DURING_HOLD_MASK 0x400000
4028#define PCIE_LC_CNTL2__LC_ASSERT_INACTIVE_DURING_HOLD__SHIFT 0x16
4029#define PCIE_LC_CNTL2__LC_WAIT_FOR_LANES_IN_LW_NEG_MASK 0x1800000
4030#define PCIE_LC_CNTL2__LC_WAIT_FOR_LANES_IN_LW_NEG__SHIFT 0x17
4031#define PCIE_LC_CNTL2__LC_PWR_DOWN_NEG_OFF_LANES_MASK 0x2000000
4032#define PCIE_LC_CNTL2__LC_PWR_DOWN_NEG_OFF_LANES__SHIFT 0x19
4033#define PCIE_LC_CNTL2__LC_DISABLE_LOST_SYM_LOCK_ARCS_MASK 0x4000000
4034#define PCIE_LC_CNTL2__LC_DISABLE_LOST_SYM_LOCK_ARCS__SHIFT 0x1a
4035#define PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS_MASK 0x8000000
4036#define PCIE_LC_CNTL2__LC_LINK_BW_NOTIFICATION_DIS__SHIFT 0x1b
4037#define PCIE_LC_CNTL2__LC_PMI_L1_WAIT_FOR_SLV_IDLE_MASK 0x10000000
4038#define PCIE_LC_CNTL2__LC_PMI_L1_WAIT_FOR_SLV_IDLE__SHIFT 0x1c
4039#define PCIE_LC_CNTL2__LC_TEST_TIMER_SEL_MASK 0x60000000
4040#define PCIE_LC_CNTL2__LC_TEST_TIMER_SEL__SHIFT 0x1d
4041#define PCIE_LC_CNTL2__LC_ENABLE_INFERRED_ELEC_IDLE_FOR_PI_MASK 0x80000000
4042#define PCIE_LC_CNTL2__LC_ENABLE_INFERRED_ELEC_IDLE_FOR_PI__SHIFT 0x1f
4043#define PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_MASK 0x1
4044#define PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS__SHIFT 0x0
4045#define PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL_MASK 0x6
4046#define PCIE_LC_CNTL3__LC_SELECT_DEEMPHASIS_CNTL__SHIFT 0x1
4047#define PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS_MASK 0x8
4048#define PCIE_LC_CNTL3__LC_RCVD_DEEMPHASIS__SHIFT 0x3
4049#define PCIE_LC_CNTL3__LC_COMP_TO_DETECT_MASK 0x10
4050#define PCIE_LC_CNTL3__LC_COMP_TO_DETECT__SHIFT 0x4
4051#define PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN_MASK 0x20
4052#define PCIE_LC_CNTL3__LC_RESET_TSX_CNT_IN_RLOCK_EN__SHIFT 0x5
4053#define PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0xc0
4054#define PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0x6
4055#define PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x100
4056#define PCIE_LC_CNTL3__LC_AUTO_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0x8
4057#define PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT_MASK 0x200
4058#define PCIE_LC_CNTL3__LC_CLR_FAILED_AUTO_SPD_CHANGE_CNT__SHIFT 0x9
4059#define PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN_MASK 0x400
4060#define PCIE_LC_CNTL3__LC_ENHANCED_HOT_PLUG_EN__SHIFT 0xa
4061#define PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE_MASK 0x800
4062#define PCIE_LC_CNTL3__LC_RCVR_DET_EN_OVERRIDE__SHIFT 0xb
4063#define PCIE_LC_CNTL3__LC_EHP_RX_PHY_CMD_MASK 0x3000
4064#define PCIE_LC_CNTL3__LC_EHP_RX_PHY_CMD__SHIFT 0xc
4065#define PCIE_LC_CNTL3__LC_EHP_TX_PHY_CMD_MASK 0xc000
4066#define PCIE_LC_CNTL3__LC_EHP_TX_PHY_CMD__SHIFT 0xe
4067#define PCIE_LC_CNTL3__LC_CHIP_BIF_USB_IDLE_EN_MASK 0x10000
4068#define PCIE_LC_CNTL3__LC_CHIP_BIF_USB_IDLE_EN__SHIFT 0x10
4069#define PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN_MASK 0x20000
4070#define PCIE_LC_CNTL3__LC_L1_BLOCK_RECONFIG_EN__SHIFT 0x11
4071#define PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN_MASK 0x40000
4072#define PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_EN__SHIFT 0x12
4073#define PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL_MASK 0x180000
4074#define PCIE_LC_CNTL3__LC_AUTO_DISABLE_SPEED_SUPPORT_MAX_FAIL_SEL__SHIFT 0x13
4075#define PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN_MASK 0x200000
4076#define PCIE_LC_CNTL3__LC_FAST_L1_ENTRY_EXIT_EN__SHIFT 0x15
4077#define PCIE_LC_CNTL3__LC_RXPHYCMD_INACTIVE_EN_MODE_MASK 0x400000
4078#define PCIE_LC_CNTL3__LC_RXPHYCMD_INACTIVE_EN_MODE__SHIFT 0x16
4079#define PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK_MASK 0x800000
4080#define PCIE_LC_CNTL3__LC_DSC_DONT_ENTER_L23_AFTER_PME_ACK__SHIFT 0x17
4081#define PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL_MASK 0x3000000
4082#define PCIE_LC_CNTL3__LC_HW_VOLTAGE_IF_CONTROL__SHIFT 0x18
4083#define PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL_MASK 0x3c000000
4084#define PCIE_LC_CNTL3__LC_VOLTAGE_TIMER_SEL__SHIFT 0x1a
4085#define PCIE_LC_CNTL3__LC_GO_TO_RECOVERY_MASK 0x40000000
4086#define PCIE_LC_CNTL3__LC_GO_TO_RECOVERY__SHIFT 0x1e
4087#define PCIE_LC_CNTL3__LC_N_EIE_SEL_MASK 0x80000000
4088#define PCIE_LC_CNTL3__LC_N_EIE_SEL__SHIFT 0x1f
4089#define PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR_MASK 0x3
4090#define PCIE_LC_CNTL4__LC_TX_ENABLE_BEHAVIOUR__SHIFT 0x0
4091#define PCIE_LC_CNTL4__LC_BYPASS_EQ_MASK 0x10
4092#define PCIE_LC_CNTL4__LC_BYPASS_EQ__SHIFT 0x4
4093#define PCIE_LC_CNTL4__LC_REDO_EQ_MASK 0x20
4094#define PCIE_LC_CNTL4__LC_REDO_EQ__SHIFT 0x5
4095#define PCIE_LC_CNTL4__LC_EXTEND_EIEOS_MASK 0x40
4096#define PCIE_LC_CNTL4__LC_EXTEND_EIEOS__SHIFT 0x6
4097#define PCIE_LC_CNTL4__LC_IGNORE_PARITY_MASK 0x80
4098#define PCIE_LC_CNTL4__LC_IGNORE_PARITY__SHIFT 0x7
4099#define PCIE_LC_CNTL4__LC_EQ_SEARCH_MODE_MASK 0x300
4100#define PCIE_LC_CNTL4__LC_EQ_SEARCH_MODE__SHIFT 0x8
4101#define PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK_MASK 0x400
4102#define PCIE_LC_CNTL4__LC_DSC_CHECK_COEFFS_IN_RLOCK__SHIFT 0xa
4103#define PCIE_LC_CNTL4__LC_USC_EQ_NOT_REQD_MASK 0x800
4104#define PCIE_LC_CNTL4__LC_USC_EQ_NOT_REQD__SHIFT 0xb
4105#define PCIE_LC_CNTL4__LC_USC_GO_TO_EQ_MASK 0x1000
4106#define PCIE_LC_CNTL4__LC_USC_GO_TO_EQ__SHIFT 0xc
4107#define PCIE_LC_CNTL4__LC_SET_QUIESCE_MASK 0x2000
4108#define PCIE_LC_CNTL4__LC_SET_QUIESCE__SHIFT 0xd
4109#define PCIE_LC_CNTL4__LC_QUIESCE_RCVD_MASK 0x4000
4110#define PCIE_LC_CNTL4__LC_QUIESCE_RCVD__SHIFT 0xe
4111#define PCIE_LC_CNTL4__LC_UNEXPECTED_COEFFS_RCVD_MASK 0x8000
4112#define PCIE_LC_CNTL4__LC_UNEXPECTED_COEFFS_RCVD__SHIFT 0xf
4113#define PCIE_LC_CNTL4__LC_BYPASS_EQ_REQ_PHASE_MASK 0x10000
4114#define PCIE_LC_CNTL4__LC_BYPASS_EQ_REQ_PHASE__SHIFT 0x10
4115#define PCIE_LC_CNTL4__LC_FORCE_PRESET_IN_EQ_REQ_PHASE_MASK 0x20000
4116#define PCIE_LC_CNTL4__LC_FORCE_PRESET_IN_EQ_REQ_PHASE__SHIFT 0x11
4117#define PCIE_LC_CNTL4__LC_FORCE_PRESET_VALUE_MASK 0x3c0000
4118#define PCIE_LC_CNTL4__LC_FORCE_PRESET_VALUE__SHIFT 0x12
4119#define PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS_MASK 0x400000
4120#define PCIE_LC_CNTL4__LC_USC_DELAY_DLLPS__SHIFT 0x16
4121#define PCIE_LC_CNTL4__LC_PCIE_TX_FULL_SWING_MASK 0x800000
4122#define PCIE_LC_CNTL4__LC_PCIE_TX_FULL_SWING__SHIFT 0x17
4123#define PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE_MASK 0x1000000
4124#define PCIE_LC_CNTL4__LC_EQ_WAIT_FOR_EVAL_DONE__SHIFT 0x18
4125#define PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN_MASK 0x2000000
4126#define PCIE_LC_CNTL4__LC_8GT_SKIP_ORDER_EN__SHIFT 0x19
4127#define PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK_MASK 0xfc000000
4128#define PCIE_LC_CNTL4__LC_WAIT_FOR_MORE_TS_IN_RLOCK__SHIFT 0x1a
4129#define PCIE_LC_CNTL5__LC_EQ_FS_0_MASK 0x3f
4130#define PCIE_LC_CNTL5__LC_EQ_FS_0__SHIFT 0x0
4131#define PCIE_LC_CNTL5__LC_EQ_FS_8_MASK 0xfc0
4132#define PCIE_LC_CNTL5__LC_EQ_FS_8__SHIFT 0x6
4133#define PCIE_LC_CNTL5__LC_EQ_LF_0_MASK 0x3f000
4134#define PCIE_LC_CNTL5__LC_EQ_LF_0__SHIFT 0xc
4135#define PCIE_LC_CNTL5__LC_EQ_LF_8_MASK 0xfc0000
4136#define PCIE_LC_CNTL5__LC_EQ_LF_8__SHIFT 0x12
4137#define PCIE_LC_BW_CHANGE_CNTL__LC_BW_CHANGE_INT_EN_MASK 0x1
4138#define PCIE_LC_BW_CHANGE_CNTL__LC_BW_CHANGE_INT_EN__SHIFT 0x0
4139#define PCIE_LC_BW_CHANGE_CNTL__LC_HW_INIT_SPEED_CHANGE_MASK 0x2
4140#define PCIE_LC_BW_CHANGE_CNTL__LC_HW_INIT_SPEED_CHANGE__SHIFT 0x1
4141#define PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE_MASK 0x4
4142#define PCIE_LC_BW_CHANGE_CNTL__LC_SW_INIT_SPEED_CHANGE__SHIFT 0x2
4143#define PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE_MASK 0x8
4144#define PCIE_LC_BW_CHANGE_CNTL__LC_OTHER_INIT_SPEED_CHANGE__SHIFT 0x3
4145#define PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE_MASK 0x10
4146#define PCIE_LC_BW_CHANGE_CNTL__LC_RELIABILITY_SPEED_CHANGE__SHIFT 0x4
4147#define PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG_MASK 0x20
4148#define PCIE_LC_BW_CHANGE_CNTL__LC_FAILED_SPEED_NEG__SHIFT 0x5
4149#define PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE_MASK 0x40
4150#define PCIE_LC_BW_CHANGE_CNTL__LC_LONG_LW_CHANGE__SHIFT 0x6
4151#define PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE_MASK 0x80
4152#define PCIE_LC_BW_CHANGE_CNTL__LC_SHORT_LW_CHANGE__SHIFT 0x7
4153#define PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER_MASK 0x100
4154#define PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_OTHER__SHIFT 0x8
4155#define PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED_MASK 0x200
4156#define PCIE_LC_BW_CHANGE_CNTL__LC_LW_CHANGE_FAILED__SHIFT 0x9
4157#define PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE_MASK 0x400
4158#define PCIE_LC_BW_CHANGE_CNTL__LC_LINK_BW_NOTIFICATION_DETECT_MODE__SHIFT 0xa
4159#define PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL_MASK 0xf
4160#define PCIE_LC_TRAINING_CNTL__LC_TRAINING_CNTL__SHIFT 0x0
4161#define PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE_MASK 0x10
4162#define PCIE_LC_TRAINING_CNTL__LC_COMPLIANCE_RECEIVE__SHIFT 0x4
4163#define PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1_MASK 0x20
4164#define PCIE_LC_TRAINING_CNTL__LC_LOOK_FOR_MORE_NON_MATCHING_TS1__SHIFT 0x5
4165#define PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN_MASK 0x40
4166#define PCIE_LC_TRAINING_CNTL__LC_L0S_L1_TRAINING_CNTL_EN__SHIFT 0x6
4167#define PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN_MASK 0x80
4168#define PCIE_LC_TRAINING_CNTL__LC_L1_LONG_WAKE_FIX_EN__SHIFT 0x7
4169#define PCIE_LC_TRAINING_CNTL__LC_POWER_STATE_MASK 0x700
4170#define PCIE_LC_TRAINING_CNTL__LC_POWER_STATE__SHIFT 0x8
4171#define PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED_MASK 0x800
4172#define PCIE_LC_TRAINING_CNTL__LC_DONT_GO_TO_L0S_IF_L1_ARMED__SHIFT 0xb
4173#define PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN_MASK 0x1000
4174#define PCIE_LC_TRAINING_CNTL__LC_INIT_SPD_CHG_WITH_CSR_EN__SHIFT 0xc
4175#define PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH_MASK 0x2000
4176#define PCIE_LC_TRAINING_CNTL__LC_DISABLE_TRAINING_BIT_ARCH__SHIFT 0xd
4177#define PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP_MASK 0x10000
4178#define PCIE_LC_TRAINING_CNTL__LC_EXTEND_WAIT_FOR_SKP__SHIFT 0x10
4179#define PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF_MASK 0x20000
4180#define PCIE_LC_TRAINING_CNTL__LC_AUTONOMOUS_CHANGE_OFF__SHIFT 0x11
4181#define PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF_MASK 0x40000
4182#define PCIE_LC_TRAINING_CNTL__LC_UPCONFIGURE_CAP_OFF__SHIFT 0x12
4183#define PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN_MASK 0x80000
4184#define PCIE_LC_TRAINING_CNTL__LC_HW_LINK_DIS_EN__SHIFT 0x13
4185#define PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW_MASK 0x100000
4186#define PCIE_LC_TRAINING_CNTL__LC_LINK_DIS_BY_HW__SHIFT 0x14
4187#define PCIE_LC_TRAINING_CNTL__LC_STATIC_TX_PIPE_COUNT_EN_MASK 0x200000
4188#define PCIE_LC_TRAINING_CNTL__LC_STATIC_TX_PIPE_COUNT_EN__SHIFT 0x15
4189#define PCIE_LC_TRAINING_CNTL__LC_ASPM_L1_NAK_TIMER_SEL_MASK 0xc00000
4190#define PCIE_LC_TRAINING_CNTL__LC_ASPM_L1_NAK_TIMER_SEL__SHIFT 0x16
4191#define PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_R_SPEED_MASK 0x1000000
4192#define PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_R_SPEED__SHIFT 0x18
4193#define PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_TEST_MASK 0x2000000
4194#define PCIE_LC_TRAINING_CNTL__LC_DONT_DEASSERT_RX_EN_IN_TEST__SHIFT 0x19
4195#define PCIE_LC_TRAINING_CNTL__LC_RESET_ASPM_L1_NAK_TIMER_MASK 0x4000000
4196#define PCIE_LC_TRAINING_CNTL__LC_RESET_ASPM_L1_NAK_TIMER__SHIFT 0x1a
4197#define PCIE_LC_TRAINING_CNTL__LC_SHORT_RCFG_TIMEOUT_MASK 0x8000000
4198#define PCIE_LC_TRAINING_CNTL__LC_SHORT_RCFG_TIMEOUT__SHIFT 0x1b
4199#define PCIE_LC_TRAINING_CNTL__LC_ALLOW_TX_L1_CONTROL_MASK 0x10000000
4200#define PCIE_LC_TRAINING_CNTL__LC_ALLOW_TX_L1_CONTROL__SHIFT 0x1c
4201#define PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_FOM_VALID_AFTER_TRACK_MASK 0x20000000
4202#define PCIE_LC_TRAINING_CNTL__LC_WAIT_FOR_FOM_VALID_AFTER_TRACK__SHIFT 0x1d
4203#define PCIE_LC_TRAINING_CNTL__LC_EXTEND_EQ_REQ_TIME_MASK 0xc0000000
4204#define PCIE_LC_TRAINING_CNTL__LC_EXTEND_EQ_REQ_TIME__SHIFT 0x1e
4205#define PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_MASK 0x7
4206#define PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH__SHIFT 0x0
4207#define PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_RD_MASK 0x70
4208#define PCIE_LC_LINK_WIDTH_CNTL__LC_LINK_WIDTH_RD__SHIFT 0x4
4209#define PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_ARC_MISSING_ESCAPE_MASK 0x80
4210#define PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_ARC_MISSING_ESCAPE__SHIFT 0x7
4211#define PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_NOW_MASK 0x100
4212#define PCIE_LC_LINK_WIDTH_CNTL__LC_RECONFIG_NOW__SHIFT 0x8
4213#define PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATION_SUPPORT_MASK 0x200
4214#define PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATION_SUPPORT__SHIFT 0x9
4215#define PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATE_EN_MASK 0x400
4216#define PCIE_LC_LINK_WIDTH_CNTL__LC_RENEGOTIATE_EN__SHIFT 0xa
4217#define PCIE_LC_LINK_WIDTH_CNTL__LC_SHORT_RECONFIG_EN_MASK 0x800
4218#define PCIE_LC_LINK_WIDTH_CNTL__LC_SHORT_RECONFIG_EN__SHIFT 0xb
4219#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_SUPPORT_MASK 0x1000
4220#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_SUPPORT__SHIFT 0xc
4221#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_DIS_MASK 0x2000
4222#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_DIS__SHIFT 0xd
4223#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_WAIT_FOR_RCVR_DIS_MASK 0x4000
4224#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_WAIT_FOR_RCVR_DIS__SHIFT 0xe
4225#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_TIMER_SEL_MASK 0x8000
4226#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCFG_TIMER_SEL__SHIFT 0xf
4227#define PCIE_LC_LINK_WIDTH_CNTL__LC_DEASSERT_TX_PDNB_MASK 0x10000
4228#define PCIE_LC_LINK_WIDTH_CNTL__LC_DEASSERT_TX_PDNB__SHIFT 0x10
4229#define PCIE_LC_LINK_WIDTH_CNTL__LC_L1_RECONFIG_EN_MASK 0x20000
4230#define PCIE_LC_LINK_WIDTH_CNTL__LC_L1_RECONFIG_EN__SHIFT 0x11
4231#define PCIE_LC_LINK_WIDTH_CNTL__LC_DYNLINK_MST_EN_MASK 0x40000
4232#define PCIE_LC_LINK_WIDTH_CNTL__LC_DYNLINK_MST_EN__SHIFT 0x12
4233#define PCIE_LC_LINK_WIDTH_CNTL__LC_DUAL_END_RECONFIG_EN_MASK 0x80000
4234#define PCIE_LC_LINK_WIDTH_CNTL__LC_DUAL_END_RECONFIG_EN__SHIFT 0x13
4235#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_CAPABLE_MASK 0x100000
4236#define PCIE_LC_LINK_WIDTH_CNTL__LC_UPCONFIGURE_CAPABLE__SHIFT 0x14
4237#define PCIE_LC_LINK_WIDTH_CNTL__LC_DYN_LANES_PWR_STATE_MASK 0x600000
4238#define PCIE_LC_LINK_WIDTH_CNTL__LC_DYN_LANES_PWR_STATE__SHIFT 0x15
4239#define PCIE_LC_LINK_WIDTH_CNTL__LC_EQ_REVERSAL_LOGIC_EN_MASK 0x800000
4240#define PCIE_LC_LINK_WIDTH_CNTL__LC_EQ_REVERSAL_LOGIC_EN__SHIFT 0x17
4241#define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_MASK 0xff
4242#define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS__SHIFT 0x0
4243#define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_OVERRIDE_EN_MASK 0x100
4244#define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_OVERRIDE_EN__SHIFT 0x8
4245#define PCIE_LC_N_FTS_CNTL__LC_XMIT_FTS_BEFORE_RECOVERY_MASK 0x200
4246#define PCIE_LC_N_FTS_CNTL__LC_XMIT_FTS_BEFORE_RECOVERY__SHIFT 0x9
4247#define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_LIMIT_MASK 0xff0000
4248#define PCIE_LC_N_FTS_CNTL__LC_XMIT_N_FTS_LIMIT__SHIFT 0x10
4249#define PCIE_LC_N_FTS_CNTL__LC_N_FTS_MASK 0xff000000
4250#define PCIE_LC_N_FTS_CNTL__LC_N_FTS__SHIFT 0x18
4251#define PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP_MASK 0x1
4252#define PCIE_LC_SPEED_CNTL__LC_GEN2_EN_STRAP__SHIFT 0x0
4253#define PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP_MASK 0x2
4254#define PCIE_LC_SPEED_CNTL__LC_GEN3_EN_STRAP__SHIFT 0x1
4255#define PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_EN_MASK 0x4
4256#define PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_EN__SHIFT 0x2
4257#define PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE_MASK 0x18
4258#define PCIE_LC_SPEED_CNTL__LC_TARGET_LINK_SPEED_OVERRIDE__SHIFT 0x3
4259#define PCIE_LC_SPEED_CNTL__LC_FORCE_EN_SW_SPEED_CHANGE_MASK 0x20
4260#define PCIE_LC_SPEED_CNTL__LC_FORCE_EN_SW_SPEED_CHANGE__SHIFT 0x5
4261#define PCIE_LC_SPEED_CNTL__LC_FORCE_DIS_SW_SPEED_CHANGE_MASK 0x40
4262#define PCIE_LC_SPEED_CNTL__LC_FORCE_DIS_SW_SPEED_CHANGE__SHIFT 0x6
4263#define PCIE_LC_SPEED_CNTL__LC_FORCE_EN_HW_SPEED_CHANGE_MASK 0x80
4264#define PCIE_LC_SPEED_CNTL__LC_FORCE_EN_HW_SPEED_CHANGE__SHIFT 0x7
4265#define PCIE_LC_SPEED_CNTL__LC_FORCE_DIS_HW_SPEED_CHANGE_MASK 0x100
4266#define PCIE_LC_SPEED_CNTL__LC_FORCE_DIS_HW_SPEED_CHANGE__SHIFT 0x8
4267#define PCIE_LC_SPEED_CNTL__LC_INITIATE_LINK_SPEED_CHANGE_MASK 0x200
4268#define PCIE_LC_SPEED_CNTL__LC_INITIATE_LINK_SPEED_CHANGE__SHIFT 0x9
4269#define PCIE_LC_SPEED_CNTL__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED_MASK 0xc00
4270#define PCIE_LC_SPEED_CNTL__LC_SPEED_CHANGE_ATTEMPTS_ALLOWED__SHIFT 0xa
4271#define PCIE_LC_SPEED_CNTL__LC_SPEED_CHANGE_ATTEMPT_FAILED_MASK 0x1000
4272#define PCIE_LC_SPEED_CNTL__LC_SPEED_CHANGE_ATTEMPT_FAILED__SHIFT 0xc
4273#define PCIE_LC_SPEED_CNTL__LC_CURRENT_DATA_RATE_MASK 0x6000
4274#define PCIE_LC_SPEED_CNTL__LC_CURRENT_DATA_RATE__SHIFT 0xd
4275#define PCIE_LC_SPEED_CNTL__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS_MASK 0x8000
4276#define PCIE_LC_SPEED_CNTL__LC_DONT_CLR_TARGET_SPD_CHANGE_STATUS__SHIFT 0xf
4277#define PCIE_LC_SPEED_CNTL__LC_CLR_FAILED_SPD_CHANGE_CNT_MASK 0x10000
4278#define PCIE_LC_SPEED_CNTL__LC_CLR_FAILED_SPD_CHANGE_CNT__SHIFT 0x10
4279#define PCIE_LC_SPEED_CNTL__LC_1_OR_MORE_TS2_SPEED_ARC_EN_MASK 0x20000
4280#define PCIE_LC_SPEED_CNTL__LC_1_OR_MORE_TS2_SPEED_ARC_EN__SHIFT 0x11
4281#define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN2_MASK 0x40000
4282#define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN2__SHIFT 0x12
4283#define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN2_MASK 0x80000
4284#define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN2__SHIFT 0x13
4285#define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN3_MASK 0x100000
4286#define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_EVER_SENT_GEN3__SHIFT 0x14
4287#define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN3_MASK 0x200000
4288#define PCIE_LC_SPEED_CNTL__LC_OTHER_SIDE_SUPPORTS_GEN3__SHIFT 0x15
4289#define PCIE_LC_SPEED_CNTL__LC_AUTO_RECOVERY_DIS_MASK 0x400000
4290#define PCIE_LC_SPEED_CNTL__LC_AUTO_RECOVERY_DIS__SHIFT 0x16
4291#define PCIE_LC_SPEED_CNTL__LC_SPEED_CHANGE_STATUS_MASK 0x800000
4292#define PCIE_LC_SPEED_CNTL__LC_SPEED_CHANGE_STATUS__SHIFT 0x17
4293#define PCIE_LC_SPEED_CNTL__LC_DATA_RATE_ADVERTISED_MASK 0x3000000
4294#define PCIE_LC_SPEED_CNTL__LC_DATA_RATE_ADVERTISED__SHIFT 0x18
4295#define PCIE_LC_SPEED_CNTL__LC_CHECK_DATA_RATE_MASK 0x4000000
4296#define PCIE_LC_SPEED_CNTL__LC_CHECK_DATA_RATE__SHIFT 0x1a
4297#define PCIE_LC_SPEED_CNTL__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN_MASK 0x8000000
4298#define PCIE_LC_SPEED_CNTL__LC_MULT_UPSTREAM_AUTO_SPD_CHNG_EN__SHIFT 0x1b
4299#define PCIE_LC_SPEED_CNTL__LC_INIT_SPEED_NEG_IN_L0s_EN_MASK 0x10000000
4300#define PCIE_LC_SPEED_CNTL__LC_INIT_SPEED_NEG_IN_L0s_EN__SHIFT 0x1c
4301#define PCIE_LC_SPEED_CNTL__LC_INIT_SPEED_NEG_IN_L1_EN_MASK 0x20000000
4302#define PCIE_LC_SPEED_CNTL__LC_INIT_SPEED_NEG_IN_L1_EN__SHIFT 0x1d
4303#define PCIE_LC_SPEED_CNTL__LC_DONT_CHECK_EQTS_IN_RCFG_MASK 0x40000000
4304#define PCIE_LC_SPEED_CNTL__LC_DONT_CHECK_EQTS_IN_RCFG__SHIFT 0x1e
4305#define PCIE_LC_SPEED_CNTL__LC_DELAY_COEFF_UPDATE_DIS_MASK 0x80000000
4306#define PCIE_LC_SPEED_CNTL__LC_DELAY_COEFF_UPDATE_DIS__SHIFT 0x1f
4307#define PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF_MASK 0xfff
4308#define PCIE_LC_CDR_CNTL__LC_CDR_TEST_OFF__SHIFT 0x0
4309#define PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS_MASK 0xfff000
4310#define PCIE_LC_CDR_CNTL__LC_CDR_TEST_SETS__SHIFT 0xc
4311#define PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE_MASK 0x3000000
4312#define PCIE_LC_CDR_CNTL__LC_CDR_SET_TYPE__SHIFT 0x18
4313#define PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES_MASK 0xffff
4314#define PCIE_LC_LANE_CNTL__LC_CORRUPTED_LANES__SHIFT 0x0
4315#define PCIE_LC_LANE_CNTL__LC_LANE_DIS_MASK 0xffff0000
4316#define PCIE_LC_LANE_CNTL__LC_LANE_DIS__SHIFT 0x10
4317#define PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF_MASK 0x1
4318#define PCIE_LC_FORCE_COEFF__LC_FORCE_COEFF__SHIFT 0x0
4319#define PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR_MASK 0x7e
4320#define PCIE_LC_FORCE_COEFF__LC_FORCE_PRE_CURSOR__SHIFT 0x1
4321#define PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR_MASK 0x1f80
4322#define PCIE_LC_FORCE_COEFF__LC_FORCE_CURSOR__SHIFT 0x7
4323#define PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR_MASK 0x7e000
4324#define PCIE_LC_FORCE_COEFF__LC_FORCE_POST_CURSOR__SHIFT 0xd
4325#define PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN_MASK 0x80000
4326#define PCIE_LC_FORCE_COEFF__LC_3X3_COEFF_SEARCH_EN__SHIFT 0x13
4327#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET_MASK 0xf
4328#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRESET__SHIFT 0x0
4329#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR_MASK 0x3f0
4330#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_PRECURSOR__SHIFT 0x4
4331#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR_MASK 0xfc00
4332#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_CURSOR__SHIFT 0xa
4333#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR_MASK 0x3f0000
4334#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_POSTCURSOR__SHIFT 0x10
4335#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM_MASK 0x3fc00000
4336#define PCIE_LC_BEST_EQ_SETTINGS__LC_BEST_FOM__SHIFT 0x16
4337#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE_MASK 0x1
4338#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_COEFF_IN_EQ_REQ_PHASE__SHIFT 0x0
4339#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ_MASK 0x7e
4340#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_PRE_CURSOR_REQ__SHIFT 0x1
4341#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ_MASK 0x1f80
4342#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_CURSOR_REQ__SHIFT 0x7
4343#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ_MASK 0x7e000
4344#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FORCE_POST_CURSOR_REQ__SHIFT 0xd
4345#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END_MASK 0x1f80000
4346#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_FS_OTHER_END__SHIFT 0x13
4347#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END_MASK 0x7e000000
4348#define PCIE_LC_FORCE_EQ_REQ_COEFF__LC_LF_OTHER_END__SHIFT 0x19
4349#define PCIE_LC_STATE0__LC_CURRENT_STATE_MASK 0x3f
4350#define PCIE_LC_STATE0__LC_CURRENT_STATE__SHIFT 0x0
4351#define PCIE_LC_STATE0__LC_PREV_STATE1_MASK 0x3f00
4352#define PCIE_LC_STATE0__LC_PREV_STATE1__SHIFT 0x8
4353#define PCIE_LC_STATE0__LC_PREV_STATE2_MASK 0x3f0000
4354#define PCIE_LC_STATE0__LC_PREV_STATE2__SHIFT 0x10
4355#define PCIE_LC_STATE0__LC_PREV_STATE3_MASK 0x3f000000
4356#define PCIE_LC_STATE0__LC_PREV_STATE3__SHIFT 0x18
4357#define PCIE_LC_STATE1__LC_PREV_STATE4_MASK 0x3f
4358#define PCIE_LC_STATE1__LC_PREV_STATE4__SHIFT 0x0
4359#define PCIE_LC_STATE1__LC_PREV_STATE5_MASK 0x3f00
4360#define PCIE_LC_STATE1__LC_PREV_STATE5__SHIFT 0x8
4361#define PCIE_LC_STATE1__LC_PREV_STATE6_MASK 0x3f0000
4362#define PCIE_LC_STATE1__LC_PREV_STATE6__SHIFT 0x10
4363#define PCIE_LC_STATE1__LC_PREV_STATE7_MASK 0x3f000000
4364#define PCIE_LC_STATE1__LC_PREV_STATE7__SHIFT 0x18
4365#define PCIE_LC_STATE2__LC_PREV_STATE8_MASK 0x3f
4366#define PCIE_LC_STATE2__LC_PREV_STATE8__SHIFT 0x0
4367#define PCIE_LC_STATE2__LC_PREV_STATE9_MASK 0x3f00
4368#define PCIE_LC_STATE2__LC_PREV_STATE9__SHIFT 0x8
4369#define PCIE_LC_STATE2__LC_PREV_STATE10_MASK 0x3f0000
4370#define PCIE_LC_STATE2__LC_PREV_STATE10__SHIFT 0x10
4371#define PCIE_LC_STATE2__LC_PREV_STATE11_MASK 0x3f000000
4372#define PCIE_LC_STATE2__LC_PREV_STATE11__SHIFT 0x18
4373#define PCIE_LC_STATE3__LC_PREV_STATE12_MASK 0x3f
4374#define PCIE_LC_STATE3__LC_PREV_STATE12__SHIFT 0x0
4375#define PCIE_LC_STATE3__LC_PREV_STATE13_MASK 0x3f00
4376#define PCIE_LC_STATE3__LC_PREV_STATE13__SHIFT 0x8
4377#define PCIE_LC_STATE3__LC_PREV_STATE14_MASK 0x3f0000
4378#define PCIE_LC_STATE3__LC_PREV_STATE14__SHIFT 0x10
4379#define PCIE_LC_STATE3__LC_PREV_STATE15_MASK 0x3f000000
4380#define PCIE_LC_STATE3__LC_PREV_STATE15__SHIFT 0x18
4381#define PCIE_LC_STATE4__LC_PREV_STATE16_MASK 0x3f
4382#define PCIE_LC_STATE4__LC_PREV_STATE16__SHIFT 0x0
4383#define PCIE_LC_STATE4__LC_PREV_STATE17_MASK 0x3f00
4384#define PCIE_LC_STATE4__LC_PREV_STATE17__SHIFT 0x8
4385#define PCIE_LC_STATE4__LC_PREV_STATE18_MASK 0x3f0000
4386#define PCIE_LC_STATE4__LC_PREV_STATE18__SHIFT 0x10
4387#define PCIE_LC_STATE4__LC_PREV_STATE19_MASK 0x3f000000
4388#define PCIE_LC_STATE4__LC_PREV_STATE19__SHIFT 0x18
4389#define PCIE_LC_STATE5__LC_PREV_STATE20_MASK 0x3f
4390#define PCIE_LC_STATE5__LC_PREV_STATE20__SHIFT 0x0
4391#define PCIE_LC_STATE5__LC_PREV_STATE21_MASK 0x3f00
4392#define PCIE_LC_STATE5__LC_PREV_STATE21__SHIFT 0x8
4393#define PCIE_LC_STATE5__LC_PREV_STATE22_MASK 0x3f0000
4394#define PCIE_LC_STATE5__LC_PREV_STATE22__SHIFT 0x10
4395#define PCIE_LC_STATE5__LC_PREV_STATE23_MASK 0x3f000000
4396#define PCIE_LC_STATE5__LC_PREV_STATE23__SHIFT 0x18
4397#define PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT_MASK 0x3
4398#define PCIEP_STRAP_LC__STRAP_FTS_yTSx_COUNT__SHIFT 0x0
4399#define PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT_MASK 0xc
4400#define PCIEP_STRAP_LC__STRAP_LONG_yTSx_COUNT__SHIFT 0x2
4401#define PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT_MASK 0x30
4402#define PCIEP_STRAP_LC__STRAP_MED_yTSx_COUNT__SHIFT 0x4
4403#define PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT_MASK 0xc0
4404#define PCIEP_STRAP_LC__STRAP_SHORT_yTSx_COUNT__SHIFT 0x6
4405#define PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL_MASK 0x700
4406#define PCIEP_STRAP_LC__STRAP_SKIP_INTERVAL__SHIFT 0x8
4407#define PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET_MASK 0x800
4408#define PCIEP_STRAP_LC__STRAP_BYPASS_RCVR_DET__SHIFT 0xb
4409#define PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS_MASK 0x1000
4410#define PCIEP_STRAP_LC__STRAP_COMPLIANCE_DIS__SHIFT 0xc
4411#define PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE_MASK 0x2000
4412#define PCIEP_STRAP_LC__STRAP_FORCE_COMPLIANCE__SHIFT 0xd
4413#define PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES_MASK 0x4000
4414#define PCIEP_STRAP_LC__STRAP_REVERSE_LC_LANES__SHIFT 0xe
4415#define PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS_MASK 0x8000
4416#define PCIEP_STRAP_LC__STRAP_AUTO_RC_SPEED_NEGOTIATION_DIS__SHIFT 0xf
4417#define PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION_MASK 0x70000
4418#define PCIEP_STRAP_LC__STRAP_LANE_NEGOTIATION__SHIFT 0x10
4419#define PCIEP_STRAP_MISC__STRAP_REVERSE_LANES_MASK 0x1
4420#define PCIEP_STRAP_MISC__STRAP_REVERSE_LANES__SHIFT 0x0
4421#define PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN_MASK 0x2
4422#define PCIEP_STRAP_MISC__STRAP_E2E_PREFIX_EN__SHIFT 0x1
4423#define PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED_MASK 0x4
4424#define PCIEP_STRAP_MISC__STRAP_EXTENDED_FMT_SUPPORTED__SHIFT 0x2
4425#define PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED_MASK 0x18
4426#define PCIEP_STRAP_MISC__STRAP_OBFF_SUPPORTED__SHIFT 0x3
4427#define PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED_MASK 0x20
4428#define PCIEP_STRAP_MISC__STRAP_LTR_SUPPORTED__SHIFT 0x5
4429#define PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN_MASK 0x1
4430#define PCIEP_BCH_ECC_CNTL__STRAP_BCH_ECC_EN__SHIFT 0x0
4431#define PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD_MASK 0xff00
4432#define PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_THRESHOLD__SHIFT 0x8
4433#define PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS_MASK 0xffff0000
4434#define PCIEP_BCH_ECC_CNTL__BCH_ECC_ERROR_STATUS__SHIFT 0x10
4435#define BIF_RFE_SNOOP_REG__REG_SNOOP_ARBITER_MASK 0x1
4436#define BIF_RFE_SNOOP_REG__REG_SNOOP_ARBITER__SHIFT 0x0
4437#define BIF_RFE_SNOOP_REG__REG_SNOOP_ALLMASTER_MASK 0x2
4438#define BIF_RFE_SNOOP_REG__REG_SNOOP_ALLMASTER__SHIFT 0x1
4439#define BIF_RFE_WARMRST_CNTL__REG_RST_warmRstRfeEn_MASK 0x1
4440#define BIF_RFE_WARMRST_CNTL__REG_RST_warmRstRfeEn__SHIFT 0x0
4441#define BIF_RFE_SOFTRST_CNTL__REG_RST_rstTimer_MASK 0xffff
4442#define BIF_RFE_SOFTRST_CNTL__REG_RST_rstTimer__SHIFT 0x0
4443#define BIF_RFE_SOFTRST_CNTL__REG_RST_softRstPropEn_MASK 0x40000000
4444#define BIF_RFE_SOFTRST_CNTL__REG_RST_softRstPropEn__SHIFT 0x1e
4445#define BIF_RFE_SOFTRST_CNTL__SoftRstReg_MASK 0x80000000
4446#define BIF_RFE_SOFTRST_CNTL__SoftRstReg__SHIFT 0x1f
4447#define BIF_RFE_CLIENT_SOFTRST_TRIGGER__CLIENT0_RFE_RFEWGBIF_rst_MASK 0x1
4448#define BIF_RFE_CLIENT_SOFTRST_TRIGGER__CLIENT0_RFE_RFEWGBIF_rst__SHIFT 0x0
4449#define BIF_RFE_CLIENT_SOFTRST_TRIGGER__CLIENT1_RFE_RFEWGBIF_rst_MASK 0x2
4450#define BIF_RFE_CLIENT_SOFTRST_TRIGGER__CLIENT1_RFE_RFEWGBIF_rst__SHIFT 0x1
4451#define