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| 20 | */ |
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| 21 | #ifndef _gc_9_0_OFFSET_HEADER |
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| 22 | #define |
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| 23 | |
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| 29 | #define mmSQ_DEBUG_STS_GLOBAL3_BASE_IDX 0 |
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| 30 | |
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| 1553 | #define mmVM_CONTEXT10_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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| 1554 | #define mmVM_CONTEXT11_PAGE_TABLE_START_ADDR_LO32 0x0921 |
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| 1555 | #define mmVM_CONTEXT11_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
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| 1556 | #define mmVM_CONTEXT11_PAGE_TABLE_START_ADDR_HI32 0x0922 |
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| 1557 | #define mmVM_CONTEXT11_PAGE_TABLE_START_ADDR_HI32_BASE_IDX 0 |
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| 1558 | #define mmVM_CONTEXT12_PAGE_TABLE_START_ADDR_LO32 0x0923 |
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| 1559 | #define mmVM_CONTEXT12_PAGE_TABLE_START_ADDR_LO32_BASE_IDX 0 |
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| 1560 | #define mmVM_CONTEXT12_PAGE_TABLE_START_ADDR_HI32 0x0924 |
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|---|
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| 1579 | #define mmVM_CONTEXT1_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
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| 1581 | #define mmVM_CONTEXT1_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
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| 1583 | #define mmVM_CONTEXT2_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
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| 1585 | #define mmVM_CONTEXT2_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
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| 1587 | #define mmVM_CONTEXT3_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
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| 1589 | #define mmVM_CONTEXT3_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
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| 1593 | #define mmVM_CONTEXT4_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
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| 1599 | #define mmVM_CONTEXT6_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
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| 1619 | #define mmVM_CONTEXT11_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
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| 1621 | #define mmVM_CONTEXT11_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
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| 1623 | #define mmVM_CONTEXT12_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
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| 1631 | #define mmVM_CONTEXT14_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
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| 1633 | #define mmVM_CONTEXT14_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
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| 1635 | #define mmVM_CONTEXT15_PAGE_TABLE_END_ADDR_LO32_BASE_IDX 0 |
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| 1636 | #define mmVM_CONTEXT15_PAGE_TABLE_END_ADDR_HI32 0x094a |
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| 1637 | #define mmVM_CONTEXT15_PAGE_TABLE_END_ADDR_HI32_BASE_IDX 0 |
|---|
| 1638 | |
|---|
| 1639 | |
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| 1640 | // addressBlock: gc_utcl2_vmsharedpfdec |
|---|
| 1641 | // base address: 0xa590 |
|---|
| 1642 | #define mmMC_VM_NB_MMIOBASE 0x0964 |
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| 1643 | #define mmMC_VM_NB_MMIOBASE_BASE_IDX 0 |
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| 1645 | #define mmMC_VM_NB_MMIOLIMIT_BASE_IDX 0 |
|---|
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| 1647 | #define mmMC_VM_NB_PCI_CTRL_BASE_IDX 0 |
|---|
| 1648 | #define mmMC_VM_NB_PCI_ARB 0x0967 |
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| 1649 | #define mmMC_VM_NB_PCI_ARB_BASE_IDX 0 |
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| 1650 | #define mmMC_VM_NB_TOP_OF_DRAM_SLOT1 0x0968 |
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| 1651 | #define mmMC_VM_NB_TOP_OF_DRAM_SLOT1_BASE_IDX 0 |
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| 1652 | #define mmMC_VM_NB_LOWER_TOP_OF_DRAM2 0x0969 |
|---|
| 1653 | #define mmMC_VM_NB_LOWER_TOP_OF_DRAM2_BASE_IDX 0 |
|---|
| 1654 | #define mmMC_VM_NB_UPPER_TOP_OF_DRAM2 0x096a |
|---|
| 1655 | #define mmMC_VM_NB_UPPER_TOP_OF_DRAM2_BASE_IDX 0 |
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| 1656 | #define mmMC_VM_FB_OFFSET 0x096b |
|---|
| 1657 | #define mmMC_VM_FB_OFFSET_BASE_IDX 0 |
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| 1658 | #define mmMC_VM_SYSTEM_APERTURE_DEFAULT_ADDR_LSB 0x096c |
|---|
| 1659 | #define mmMC_VM_SYSTEM_APERTURE_DEFAULT_ADDR_LSB_BASE_IDX 0 |
|---|
| 1660 | #define mmMC_VM_SYSTEM_APERTURE_DEFAULT_ADDR_MSB 0x096d |
|---|
| 1661 | #define mmMC_VM_SYSTEM_APERTURE_DEFAULT_ADDR_MSB_BASE_IDX 0 |
|---|
| 1662 | #define mmMC_VM_STEERING 0x096e |
|---|
| 1663 | #define mmMC_VM_STEERING_BASE_IDX 0 |
|---|
| 1664 | #define mmMC_SHARED_VIRT_RESET_REQ 0x096f |
|---|
| 1665 | #define mmMC_SHARED_VIRT_RESET_REQ_BASE_IDX 0 |
|---|
| 1666 | #define mmMC_MEM_POWER_LS 0x0970 |
|---|
| 1667 | #define mmMC_MEM_POWER_LS_BASE_IDX 0 |
|---|
| 1668 | #define mmMC_VM_CACHEABLE_DRAM_ADDRESS_START 0x0971 |
|---|
| 1669 | #define mmMC_VM_CACHEABLE_DRAM_ADDRESS_START_BASE_IDX 0 |
|---|
| 1670 | #define mmMC_VM_CACHEABLE_DRAM_ADDRESS_END 0x0972 |
|---|
| 1671 | #define mmMC_VM_CACHEABLE_DRAM_ADDRESS_END_BASE_IDX 0 |
|---|
| 1672 | #define mmMC_VM_APT_CNTL 0x0973 |
|---|
| 1673 | #define mmMC_VM_APT_CNTL_BASE_IDX 0 |
|---|
| 1674 | #define mmMC_VM_LOCAL_HBM_ADDRESS_START 0x0974 |
|---|
| 1675 | #define mmMC_VM_LOCAL_HBM_ADDRESS_START_BASE_IDX 0 |
|---|
| 1676 | #define mmMC_VM_LOCAL_HBM_ADDRESS_END 0x0975 |
|---|
| 1677 | #define mmMC_VM_LOCAL_HBM_ADDRESS_END_BASE_IDX 0 |
|---|
| 1678 | #define mmMC_VM_LOCAL_HBM_ADDRESS_LOCK_CNTL 0x0976 |
|---|
| 1679 | #define mmMC_VM_LOCAL_HBM_ADDRESS_LOCK_CNTL_BASE_IDX 0 |
|---|
| 1680 | |
|---|
| 1681 | |
|---|
| 1682 | // addressBlock: gc_utcl2_vmsharedvcdec |
|---|
| 1683 | // base address: 0xa600 |
|---|
| 1684 | #define mmMC_VM_FB_LOCATION_BASE 0x0980 |
|---|
| 1685 | #define mmMC_VM_FB_LOCATION_BASE_BASE_IDX 0 |
|---|
| 1686 | #define mmMC_VM_FB_LOCATION_TOP 0x0981 |
|---|
| 1687 | #define mmMC_VM_FB_LOCATION_TOP_BASE_IDX 0 |
|---|
| 1688 | #define mmMC_VM_AGP_TOP 0x0982 |
|---|
| 1689 | #define mmMC_VM_AGP_TOP_BASE_IDX 0 |
|---|
| 1690 | #define mmMC_VM_AGP_BOT 0x0983 |
|---|
| 1691 | #define mmMC_VM_AGP_BOT_BASE_IDX 0 |
|---|
| 1692 | #define mmMC_VM_AGP_BASE 0x0984 |
|---|
| 1693 | #define mmMC_VM_AGP_BASE_BASE_IDX 0 |
|---|
| 1694 | #define mmMC_VM_SYSTEM_APERTURE_LOW_ADDR 0x0985 |
|---|
| 1695 | #define mmMC_VM_SYSTEM_APERTURE_LOW_ADDR_BASE_IDX 0 |
|---|
| 1696 | #define mmMC_VM_SYSTEM_APERTURE_HIGH_ADDR 0x0986 |
|---|
| 1697 | #define mmMC_VM_SYSTEM_APERTURE_HIGH_ADDR_BASE_IDX 0 |
|---|
| 1698 | #define mmMC_VM_MX_L1_TLB_CNTL 0x0987 |
|---|
| 1699 | #define mmMC_VM_MX_L1_TLB_CNTL_BASE_IDX 0 |
|---|
| 1700 | |
|---|
| 1701 | |
|---|
| 1702 | // addressBlock: gc_tcdec |
|---|
| 1703 | // base address: 0xac00 |
|---|
| 1704 | #define mmTCP_INVALIDATE 0x0b00 |
|---|
| 1705 | #define mmTCP_INVALIDATE_BASE_IDX 0 |
|---|
| 1706 | #define mmTCP_STATUS 0x0b01 |
|---|
| 1707 | #define mmTCP_STATUS_BASE_IDX 0 |
|---|
| 1708 | #define mmTCP_CNTL 0x0b02 |
|---|
| 1709 | #define mmTCP_CNTL_BASE_IDX 0 |
|---|
| 1710 | #define mmTCP_CHAN_STEER_LO 0x0b03 |
|---|
| 1711 | #define mmTCP_CHAN_STEER_LO_BASE_IDX 0 |
|---|
| 1712 | #define mmTCP_CHAN_STEER_HI 0x0b04 |
|---|
| 1713 | #define mmTCP_CHAN_STEER_HI_BASE_IDX 0 |
|---|
| 1714 | #define mmTCP_ADDR_CONFIG 0x0b05 |
|---|
| 1715 | #define mmTCP_ADDR_CONFIG_BASE_IDX 0 |
|---|
| 1716 | #define mmTCP_CREDIT 0x0b06 |
|---|
| 1717 | #define mmTCP_CREDIT_BASE_IDX 0 |
|---|
| 1718 | #define mmTCP_BUFFER_ADDR_HASH_CNTL 0x0b16 |
|---|
| 1719 | #define mmTCP_BUFFER_ADDR_HASH_CNTL_BASE_IDX 0 |
|---|
| 1720 | #define mmTCP_EDC_CNT 0x0b17 |
|---|
| 1721 | #define mmTCP_EDC_CNT_BASE_IDX 0 |
|---|
| 1722 | #define mmTCP_EDC_CNT_NEW 0x0b18 |
|---|
| 1723 | #define mmTCP_EDC_CNT_NEW_BASE_IDX 0 |
|---|
| 1724 | #define mmTC_CFG_L1_LOAD_POLICY0 0x0b1a |
|---|
| 1725 | #define mmTC_CFG_L1_LOAD_POLICY0_BASE_IDX 0 |
|---|
| 1726 | #define mmTC_CFG_L1_LOAD_POLICY1 0x0b1b |
|---|
| 1727 | #define mmTC_CFG_L1_LOAD_POLICY1_BASE_IDX 0 |
|---|
| 1728 | #define mmTC_CFG_L1_STORE_POLICY 0x0b1c |
|---|
| 1729 | #define mmTC_CFG_L1_STORE_POLICY_BASE_IDX 0 |
|---|
| 1730 | #define mmTC_CFG_L2_LOAD_POLICY0 0x0b1d |
|---|
| 1731 | #define mmTC_CFG_L2_LOAD_POLICY0_BASE_IDX 0 |
|---|
| 1732 | #define mmTC_CFG_L2_LOAD_POLICY1 0x0b1e |
|---|
| 1733 | #define mmTC_CFG_L2_LOAD_POLICY1_BASE_IDX 0 |
|---|
| 1734 | #define mmTC_CFG_L2_STORE_POLICY0 0x0b1f |
|---|
| 1735 | #define mmTC_CFG_L2_STORE_POLICY0_BASE_IDX 0 |
|---|
| 1736 | #define mmTC_CFG_L2_STORE_POLICY1 0x0b20 |
|---|
| 1737 | #define mmTC_CFG_L2_STORE_POLICY1_BASE_IDX 0 |
|---|
| 1738 | #define mmTC_CFG_L2_ATOMIC_POLICY 0x0b21 |
|---|
| 1739 | #define mmTC_CFG_L2_ATOMIC_POLICY_BASE_IDX 0 |
|---|
| 1740 | #define mmTC_CFG_L1_VOLATILE 0x0b22 |
|---|
| 1741 | #define mmTC_CFG_L1_VOLATILE_BASE_IDX 0 |
|---|
| 1742 | #define mmTC_CFG_L2_VOLATILE 0x0b23 |
|---|
| 1743 | #define mmTC_CFG_L2_VOLATILE_BASE_IDX 0 |
|---|
| 1744 | #define mmTCI_EDC_CNT 0x0b60 |
|---|
| 1745 | #define mmTCI_EDC_CNT_BASE_IDX 0 |
|---|
| 1746 | #define mmTCI_STATUS 0x0b61 |
|---|
| 1747 | #define mmTCI_STATUS_BASE_IDX 0 |
|---|
| 1748 | #define mmTCI_CNTL_1 0x0b62 |
|---|
| 1749 | #define mmTCI_CNTL_1_BASE_IDX 0 |
|---|
| 1750 | #define mmTCI_CNTL_2 0x0b63 |
|---|
| 1751 | #define mmTCI_CNTL_2_BASE_IDX 0 |
|---|
| 1752 | #define mmTCC_CTRL 0x0b80 |
|---|
| 1753 | #define mmTCC_CTRL_BASE_IDX 0 |
|---|
| 1754 | #define mmTCC_CTRL2 0x0b81 |
|---|
| 1755 | #define mmTCC_CTRL2_BASE_IDX 0 |
|---|
| 1756 | #define mmTCC_EDC_CNT 0x0b82 |
|---|
| 1757 | #define mmTCC_EDC_CNT_BASE_IDX 0 |
|---|
| 1758 | #define mmTCC_EDC_CNT2 0x0b83 |
|---|
| 1759 | #define mmTCC_EDC_CNT2_BASE_IDX 0 |
|---|
| 1760 | #define mmTCC_REDUNDANCY 0x0b84 |
|---|
| 1761 | #define mmTCC_REDUNDANCY_BASE_IDX 0 |
|---|
| 1762 | #define mmTCC_EXE_DISABLE 0x0b85 |
|---|
| 1763 | #define mmTCC_EXE_DISABLE_BASE_IDX 0 |
|---|
| 1764 | #define mmTCC_DSM_CNTL 0x0b86 |
|---|
| 1765 | #define mmTCC_DSM_CNTL_BASE_IDX 0 |
|---|
| 1766 | #define mmTCC_DSM_CNTLA 0x0b87 |
|---|
| 1767 | #define mmTCC_DSM_CNTLA_BASE_IDX 0 |
|---|
| 1768 | #define mmTCC_DSM_CNTL2 0x0b88 |
|---|
| 1769 | #define mmTCC_DSM_CNTL2_BASE_IDX 0 |
|---|
| 1770 | #define mmTCC_DSM_CNTL2A 0x0b89 |
|---|
| 1771 | #define mmTCC_DSM_CNTL2A_BASE_IDX 0 |
|---|
| 1772 | #define mmTCC_DSM_CNTL2B 0x0b8a |
|---|
| 1773 | #define mmTCC_DSM_CNTL2B_BASE_IDX 0 |
|---|
| 1774 | #define mmTCC_WBINVL2 0x0b8b |
|---|
| 1775 | #define mmTCC_WBINVL2_BASE_IDX 0 |
|---|
| 1776 | #define mmTCC_SOFT_RESET 0x0b8c |
|---|
| 1777 | #define mmTCC_SOFT_RESET_BASE_IDX 0 |
|---|
| 1778 | #define mmTCA_CTRL 0x0bc0 |
|---|
| 1779 | #define mmTCA_CTRL_BASE_IDX 0 |
|---|
| 1780 | #define mmTCA_BURST_MASK 0x0bc1 |
|---|
| 1781 | #define mmTCA_BURST_MASK_BASE_IDX 0 |
|---|
| 1782 | #define mmTCA_BURST_CTRL 0x0bc2 |
|---|
| 1783 | #define mmTCA_BURST_CTRL_BASE_IDX 0 |
|---|
| 1784 | #define mmTCA_DSM_CNTL 0x0bc3 |
|---|
| 1785 | #define mmTCA_DSM_CNTL_BASE_IDX 0 |
|---|
| 1786 | #define mmTCA_DSM_CNTL2 0x0bc4 |
|---|
| 1787 | #define mmTCA_DSM_CNTL2_BASE_IDX 0 |
|---|
| 1788 | #define mmTCA_EDC_CNT 0x0bc5 |
|---|
| 1789 | #define mmTCA_EDC_CNT_BASE_IDX 0 |
|---|
| 1790 | |
|---|
| 1791 | |
|---|
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| 3532 | #define mmPA_SC_VPORT_ZMAX_3_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
| 3640 | #define mmPA_CL_VPORT_YOFFSET_1_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3647 | #define mmPA_CL_VPORT_XOFFSET_2 0x011c |
|---|
| 3648 | #define mmPA_CL_VPORT_XOFFSET_2_BASE_IDX 1 |
|---|
| 3649 | #define mmPA_CL_VPORT_YSCALE_2 0x011d |
|---|
| 3650 | #define mmPA_CL_VPORT_YSCALE_2_BASE_IDX 1 |
|---|
| 3651 | #define mmPA_CL_VPORT_YOFFSET_2 0x011e |
|---|
| 3652 | #define mmPA_CL_VPORT_YOFFSET_2_BASE_IDX 1 |
|---|
| 3653 | #define mmPA_CL_VPORT_ZSCALE_2 0x011f |
|---|
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|---|
| 3655 | #define mmPA_CL_VPORT_ZOFFSET_2 0x0120 |
|---|
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|---|
| 3657 | #define mmPA_CL_VPORT_XSCALE_3 0x0121 |
|---|
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|---|
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|---|
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|---|
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|---|
| 3662 | #define mmPA_CL_VPORT_YSCALE_3_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3670 | #define mmPA_CL_VPORT_XSCALE_4_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 3675 | #define mmPA_CL_VPORT_YOFFSET_4 0x012a |
|---|
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|---|
| 3677 | #define mmPA_CL_VPORT_ZSCALE_4 0x012b |
|---|
| 3678 | #define mmPA_CL_VPORT_ZSCALE_4_BASE_IDX 1 |
|---|
| 3679 | #define mmPA_CL_VPORT_ZOFFSET_4 0x012c |
|---|
| 3680 | #define mmPA_CL_VPORT_ZOFFSET_4_BASE_IDX 1 |
|---|
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|---|
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|---|
| 3683 | #define mmPA_CL_VPORT_XOFFSET_5 0x012e |
|---|
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|---|
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|---|
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|---|
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|---|
| 3688 | #define mmPA_CL_VPORT_YOFFSET_5_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3700 | #define mmPA_CL_VPORT_YOFFSET_6_BASE_IDX 1 |
|---|
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|---|
| 3702 | #define mmPA_CL_VPORT_ZSCALE_6_BASE_IDX 1 |
|---|
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|---|
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|---|
| 3705 | #define mmPA_CL_VPORT_XSCALE_7 0x0139 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 3719 | #define mmPA_CL_VPORT_XOFFSET_8 0x0140 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3732 | #define mmPA_CL_VPORT_XOFFSET_9_BASE_IDX 1 |
|---|
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|---|
| 3734 | #define mmPA_CL_VPORT_YSCALE_9_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3744 | #define mmPA_CL_VPORT_XOFFSET_10_BASE_IDX 1 |
|---|
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|---|
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|---|
| 3747 | #define mmPA_CL_VPORT_YOFFSET_10 0x014e |
|---|
| 3748 | #define mmPA_CL_VPORT_YOFFSET_10_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3756 | #define mmPA_CL_VPORT_XOFFSET_11_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 3760 | #define mmPA_CL_VPORT_YOFFSET_11_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 4010 | #define mmPA_CL_POINT_CULL_RAD_BASE_IDX 1 |
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| 4016 | #define mmVGT_DRAW_INITIATOR_BASE_IDX 1 |
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|---|
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|---|
| 4172 | #define mmVGT_STRMOUT_VTX_STRIDE_3_BASE_IDX 1 |
|---|
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| 4178 | #define mmVGT_STRMOUT_DRAW_OPAQUE_BUFFER_FILLED_SIZE_BASE_IDX 1 |
|---|
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| 4180 | #define mmVGT_STRMOUT_DRAW_OPAQUE_VERTEX_STRIDE_BASE_IDX 1 |
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|---|
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|---|
| 4184 | #define mmVGT_TESS_DISTRIBUTION_BASE_IDX 1 |
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|---|
| 4186 | #define mmVGT_SHADER_STAGES_EN_BASE_IDX 1 |
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|---|
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|---|
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| 4200 | #define mmDB_ALPHA_TO_MASK_BASE_IDX 1 |
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|---|
| 4202 | #define mmVGT_DISPATCH_DRAW_INDEX_BASE_IDX 1 |
|---|
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|---|
| 4204 | #define mmPA_SU_POLY_OFFSET_DB_FMT_CNTL_BASE_IDX 1 |
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|---|
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|---|
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|---|
| 4212 | #define mmPA_SU_POLY_OFFSET_BACK_SCALE_BASE_IDX 1 |
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|---|
| 4216 | #define mmVGT_GS_INSTANCE_CNT_BASE_IDX 1 |
|---|
| 4217 | #define mmVGT_STRMOUT_CONFIG 0x02e5 |
|---|
| 4218 | #define mmVGT_STRMOUT_CONFIG_BASE_IDX 1 |
|---|
| 4219 | #define mmVGT_STRMOUT_BUFFER_CONFIG 0x02e6 |
|---|
| 4220 | #define mmVGT_STRMOUT_BUFFER_CONFIG_BASE_IDX 1 |
|---|
| 4221 | #define mmVGT_DMA_EVENT_INITIATOR 0x02e7 |
|---|
| 4222 | #define mmVGT_DMA_EVENT_INITIATOR_BASE_IDX 1 |
|---|
| 4223 | #define mmPA_SC_CENTROID_PRIORITY_0 0x02f5 |
|---|
| 4224 | #define mmPA_SC_CENTROID_PRIORITY_0_BASE_IDX 1 |
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| 4225 | #define mmPA_SC_CENTROID_PRIORITY_1 0x02f6 |
|---|
| 4226 | #define mmPA_SC_CENTROID_PRIORITY_1_BASE_IDX 1 |
|---|
| 4227 | #define mmPA_SC_LINE_CNTL 0x02f7 |
|---|
| 4228 | #define mmPA_SC_LINE_CNTL_BASE_IDX 1 |
|---|
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|---|
| 4230 | #define mmPA_SC_AA_CONFIG_BASE_IDX 1 |
|---|
| 4231 | #define mmPA_SU_VTX_CNTL 0x02f9 |
|---|
| 4232 | #define mmPA_SU_VTX_CNTL_BASE_IDX 1 |
|---|
| 4233 | #define mmPA_CL_GB_VERT_CLIP_ADJ 0x02fa |
|---|
| 4234 | #define mmPA_CL_GB_VERT_CLIP_ADJ_BASE_IDX 1 |
|---|
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|---|
| 4236 | #define mmPA_CL_GB_VERT_DISC_ADJ_BASE_IDX 1 |
|---|
| 4237 | #define mmPA_CL_GB_HORZ_CLIP_ADJ 0x02fc |
|---|
| 4238 | #define mmPA_CL_GB_HORZ_CLIP_ADJ_BASE_IDX 1 |
|---|
| 4239 | #define mmPA_CL_GB_HORZ_DISC_ADJ 0x02fd |
|---|
| 4240 | #define mmPA_CL_GB_HORZ_DISC_ADJ_BASE_IDX 1 |
|---|
| 4241 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_0 0x02fe |
|---|
| 4242 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_0_BASE_IDX 1 |
|---|
| 4243 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_1 0x02ff |
|---|
| 4244 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_1_BASE_IDX 1 |
|---|
| 4245 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_2 0x0300 |
|---|
| 4246 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_2_BASE_IDX 1 |
|---|
| 4247 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_3 0x0301 |
|---|
| 4248 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_3_BASE_IDX 1 |
|---|
| 4249 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_0 0x0302 |
|---|
| 4250 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_0_BASE_IDX 1 |
|---|
| 4251 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_1 0x0303 |
|---|
| 4252 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_1_BASE_IDX 1 |
|---|
| 4253 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_2 0x0304 |
|---|
| 4254 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_2_BASE_IDX 1 |
|---|
| 4255 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_3 0x0305 |
|---|
| 4256 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_3_BASE_IDX 1 |
|---|
| 4257 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_0 0x0306 |
|---|
| 4258 | #define mmPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_0_BASE_IDX 1 |
|---|
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| 4755 | #define mmCP_DMA_ME_SRC_ADDR_HI 0x2081 |
|---|
| 4756 | #define mmCP_DMA_ME_SRC_ADDR_HI_BASE_IDX 1 |
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| 4758 | #define mmCP_DMA_ME_DST_ADDR_BASE_IDX 1 |
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| 4862 | #define mmCP_EOP_DONE_CNTX_ID_BASE_IDX 1 |
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| 4868 | #define mmCP_PRED_NOT_VISIBLE_BASE_IDX 1 |
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| 4872 | #define mmCP_PFP_METADATA_BASE_ADDR_HI_BASE_IDX 1 |
|---|
| 4873 | #define mmCP_CE_METADATA_BASE_ADDR 0x20f2 |
|---|
| 4874 | #define mmCP_CE_METADATA_BASE_ADDR_BASE_IDX 1 |
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| 4875 | #define mmCP_CE_METADATA_BASE_ADDR_HI 0x20f3 |
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| 4876 | #define mmCP_CE_METADATA_BASE_ADDR_HI_BASE_IDX 1 |
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| 4878 | #define mmCP_DRAW_INDX_INDR_ADDR_BASE_IDX 1 |
|---|
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|---|
| 4880 | #define mmCP_DRAW_INDX_INDR_ADDR_HI_BASE_IDX 1 |
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| 4881 | #define mmCP_DISPATCH_INDR_ADDR 0x20f6 |
|---|
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|---|
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|---|
| 4884 | #define mmCP_DISPATCH_INDR_ADDR_HI_BASE_IDX 1 |
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| 4885 | #define mmCP_INDEX_BASE_ADDR 0x20f8 |
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| 4886 | #define mmCP_INDEX_BASE_ADDR_BASE_IDX 1 |
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| 4887 | #define mmCP_INDEX_BASE_ADDR_HI 0x20f9 |
|---|
| 4888 | #define mmCP_INDEX_BASE_ADDR_HI_BASE_IDX 1 |
|---|
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| 4890 | #define mmCP_INDEX_TYPE_BASE_IDX 1 |
|---|
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| 4892 | #define mmCP_GDS_BKUP_ADDR_BASE_IDX 1 |
|---|
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| 4894 | #define mmCP_GDS_BKUP_ADDR_HI_BASE_IDX 1 |
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| 4896 | #define mmCP_SAMPLE_STATUS_BASE_IDX 1 |
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| 4898 | #define mmCP_ME_COHER_CNTL_BASE_IDX 1 |
|---|
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| 4900 | #define mmCP_ME_COHER_SIZE_BASE_IDX 1 |
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| 4902 | #define mmCP_ME_COHER_SIZE_HI_BASE_IDX 1 |
|---|
| 4903 | #define mmCP_ME_COHER_BASE 0x2101 |
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| 4904 | #define mmCP_ME_COHER_BASE_BASE_IDX 1 |
|---|
| 4905 | #define mmCP_ME_COHER_BASE_HI 0x2102 |
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| 4906 | #define mmCP_ME_COHER_BASE_HI_BASE_IDX 1 |
|---|
| 4907 | #define mmCP_ME_COHER_STATUS 0x2103 |
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| 4908 | #define mmCP_ME_COHER_STATUS_BASE_IDX 1 |
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| 4914 | #define mmGRBM_GFX_INDEX_BASE_IDX 1 |
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| 4920 | #define mmVGT_INDEX_TYPE_BASE_IDX 1 |
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|---|
| 4922 | #define mmVGT_STRMOUT_BUFFER_FILLED_SIZE_0_BASE_IDX 1 |
|---|
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|---|
| 4924 | #define mmVGT_STRMOUT_BUFFER_FILLED_SIZE_1_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 4928 | #define mmVGT_STRMOUT_BUFFER_FILLED_SIZE_3_BASE_IDX 1 |
|---|
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|---|
| 4930 | #define mmVGT_MAX_VTX_INDX_BASE_IDX 1 |
|---|
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|---|
| 4932 | #define mmVGT_MIN_VTX_INDX_BASE_IDX 1 |
|---|
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|---|
| 4934 | #define mmVGT_INDX_OFFSET_BASE_IDX 1 |
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| 4935 | #define mmVGT_MULTI_PRIM_IB_RESET_EN 0x224b |
|---|
| 4936 | #define mmVGT_MULTI_PRIM_IB_RESET_EN_BASE_IDX 1 |
|---|
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|---|
| 4938 | #define mmVGT_NUM_INDICES_BASE_IDX 1 |
|---|
| 4939 | #define mmVGT_NUM_INSTANCES 0x224d |
|---|
| 4940 | #define mmVGT_NUM_INSTANCES_BASE_IDX 1 |
|---|
| 4941 | #define mmVGT_TF_RING_SIZE 0x224e |
|---|
| 4942 | #define mmVGT_TF_RING_SIZE_BASE_IDX 1 |
|---|
| 4943 | #define mmVGT_HS_OFFCHIP_PARAM 0x224f |
|---|
| 4944 | #define mmVGT_HS_OFFCHIP_PARAM_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 4948 | #define mmVGT_TF_MEMORY_BASE_HI_BASE_IDX 1 |
|---|
| 4949 | #define mmWD_POS_BUF_BASE 0x2252 |
|---|
| 4950 | #define mmWD_POS_BUF_BASE_BASE_IDX 1 |
|---|
| 4951 | #define mmWD_POS_BUF_BASE_HI 0x2253 |
|---|
| 4952 | #define mmWD_POS_BUF_BASE_HI_BASE_IDX 1 |
|---|
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|---|
| 4954 | #define mmWD_CNTL_SB_BUF_BASE_BASE_IDX 1 |
|---|
| 4955 | #define mmWD_CNTL_SB_BUF_BASE_HI 0x2255 |
|---|
| 4956 | #define mmWD_CNTL_SB_BUF_BASE_HI_BASE_IDX 1 |
|---|
| 4957 | #define mmWD_INDEX_BUF_BASE 0x2256 |
|---|
| 4958 | #define mmWD_INDEX_BUF_BASE_BASE_IDX 1 |
|---|
| 4959 | #define mmWD_INDEX_BUF_BASE_HI 0x2257 |
|---|
| 4960 | #define mmWD_INDEX_BUF_BASE_HI_BASE_IDX 1 |
|---|
| 4961 | #define mmIA_MULTI_VGT_PARAM 0x2258 |
|---|
| 4962 | #define mmIA_MULTI_VGT_PARAM_BASE_IDX 1 |
|---|
| 4963 | #define mmVGT_INSTANCE_BASE_ID 0x225a |
|---|
| 4964 | #define mmVGT_INSTANCE_BASE_ID_BASE_IDX 1 |
|---|
| 4965 | #define mmPA_SU_LINE_STIPPLE_VALUE 0x2280 |
|---|
| 4966 | #define mmPA_SU_LINE_STIPPLE_VALUE_BASE_IDX 1 |
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| 4967 | #define mmPA_SC_LINE_STIPPLE_STATE 0x2281 |
|---|
| 4968 | #define mmPA_SC_LINE_STIPPLE_STATE_BASE_IDX 1 |
|---|
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|---|
| 4970 | #define mmPA_SC_SCREEN_EXTENT_MIN_0_BASE_IDX 1 |
|---|
| 4971 | #define mmPA_SC_SCREEN_EXTENT_MAX_0 0x2285 |
|---|
| 4972 | #define mmPA_SC_SCREEN_EXTENT_MAX_0_BASE_IDX 1 |
|---|
| 4973 | #define mmPA_SC_SCREEN_EXTENT_MIN_1 0x2286 |
|---|
| 4974 | #define mmPA_SC_SCREEN_EXTENT_MIN_1_BASE_IDX 1 |
|---|
| 4975 | #define mmPA_SC_SCREEN_EXTENT_MAX_1 0x228b |
|---|
| 4976 | #define mmPA_SC_SCREEN_EXTENT_MAX_1_BASE_IDX 1 |
|---|
| 4977 | #define mmPA_SC_P3D_TRAP_SCREEN_HV_EN 0x22a0 |
|---|
| 4978 | #define mmPA_SC_P3D_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 4979 | #define mmPA_SC_P3D_TRAP_SCREEN_H 0x22a1 |
|---|
| 4980 | #define mmPA_SC_P3D_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 4981 | #define mmPA_SC_P3D_TRAP_SCREEN_V 0x22a2 |
|---|
| 4982 | #define mmPA_SC_P3D_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
| 4983 | #define mmPA_SC_P3D_TRAP_SCREEN_OCCURRENCE 0x22a3 |
|---|
| 4984 | #define mmPA_SC_P3D_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 4985 | #define mmPA_SC_P3D_TRAP_SCREEN_COUNT 0x22a4 |
|---|
| 4986 | #define mmPA_SC_P3D_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
| 4987 | #define mmPA_SC_HP3D_TRAP_SCREEN_HV_EN 0x22a8 |
|---|
| 4988 | #define mmPA_SC_HP3D_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 4989 | #define mmPA_SC_HP3D_TRAP_SCREEN_H 0x22a9 |
|---|
| 4990 | #define mmPA_SC_HP3D_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 4991 | #define mmPA_SC_HP3D_TRAP_SCREEN_V 0x22aa |
|---|
| 4992 | #define mmPA_SC_HP3D_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
| 4993 | #define mmPA_SC_HP3D_TRAP_SCREEN_OCCURRENCE 0x22ab |
|---|
| 4994 | #define mmPA_SC_HP3D_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 4995 | #define mmPA_SC_HP3D_TRAP_SCREEN_COUNT 0x22ac |
|---|
| 4996 | #define mmPA_SC_HP3D_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
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|---|
| 4998 | #define mmPA_SC_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 4999 | #define mmPA_SC_TRAP_SCREEN_H 0x22b1 |
|---|
| 5000 | #define mmPA_SC_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
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|---|
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| 5789 | #define mmTCC_PERFCOUNTER3_SELECT 0x3b85 |
|---|
| 5790 | #define mmTCC_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 5791 | #define mmTCA_PERFCOUNTER0_SELECT 0x3b90 |
|---|
| 5792 | #define mmTCA_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 5793 | #define mmTCA_PERFCOUNTER0_SELECT1 0x3b91 |
|---|
| 5794 | #define mmTCA_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 5795 | #define mmTCA_PERFCOUNTER1_SELECT 0x3b92 |
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| 5796 | #define mmTCA_PERFCOUNTER1_SELECT_BASE_IDX 1 |
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| 5797 | #define mmTCA_PERFCOUNTER1_SELECT1 0x3b93 |
|---|
| 5798 | #define mmTCA_PERFCOUNTER1_SELECT1_BASE_IDX 1 |
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| 5826 | #define mmDB_PERFCOUNTER3_SELECT_BASE_IDX 1 |
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| 5832 | #define mmRLC_SPM_PERFMON_RING_BASE_HI_BASE_IDX 1 |
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| 5834 | #define mmRLC_SPM_PERFMON_RING_SIZE_BASE_IDX 1 |
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| 5844 | #define mmRLC_SPM_CPC_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
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|---|
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| 5852 | #define mmRLC_SPM_PA_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
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|---|
| 5854 | #define mmRLC_SPM_GDS_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
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|---|
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| 5858 | #define mmRLC_SPM_SC_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
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| 5867 | #define mmRLC_SPM_TD_PERFMON_SAMPLE_DELAY 0x3c95 |
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| 5868 | #define mmRLC_SPM_TD_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
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| 5870 | #define mmRLC_SPM_VGT_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
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| 5872 | #define mmRLC_SPM_SPI_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
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| 5874 | #define mmRLC_SPM_SQG_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
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| 5877 | #define mmRLC_SPM_GLOBAL_MUXSEL_ADDR 0x3c9b |
|---|
| 5878 | #define mmRLC_SPM_GLOBAL_MUXSEL_ADDR_BASE_IDX 1 |
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| 5879 | #define mmRLC_SPM_GLOBAL_MUXSEL_DATA 0x3c9c |
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| 5880 | #define mmRLC_SPM_GLOBAL_MUXSEL_DATA_BASE_IDX 1 |
|---|
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|---|
| 5882 | #define mmRLC_SPM_RING_RDPTR_BASE_IDX 1 |
|---|
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|---|
| 5884 | #define mmRLC_SPM_SEGMENT_THRESHOLD_BASE_IDX 1 |
|---|
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|---|
| 5886 | #define mmRLC_SPM_DBR0_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
| 5887 | #define mmRLC_SPM_DBR1_PERFMON_SAMPLE_DELAY 0x3ca0 |
|---|
| 5888 | #define mmRLC_SPM_DBR1_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
| 5889 | #define mmRLC_SPM_CBR0_PERFMON_SAMPLE_DELAY 0x3ca1 |
|---|
| 5890 | #define mmRLC_SPM_CBR0_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
| 5891 | #define mmRLC_SPM_CBR1_PERFMON_SAMPLE_DELAY 0x3ca2 |
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| 5892 | #define mmRLC_SPM_CBR1_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
| 5893 | #define mmRLC_SPM_RMI_PERFMON_SAMPLE_DELAY 0x3ca3 |
|---|
| 5894 | #define mmRLC_SPM_RMI_PERFMON_SAMPLE_DELAY_BASE_IDX 1 |
|---|
| 5895 | #define mmRLC_PERFMON_CLK_CNTL 0x3cbf |
|---|
| 5896 | #define mmRLC_PERFMON_CLK_CNTL_BASE_IDX 1 |
|---|
| 5897 | #define mmRLC_PERFMON_CNTL 0x3cc0 |
|---|
| 5898 | #define mmRLC_PERFMON_CNTL_BASE_IDX 1 |
|---|
| 5899 | #define mmRLC_PERFCOUNTER0_SELECT 0x3cc1 |
|---|
| 5900 | #define mmRLC_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 5901 | #define mmRLC_PERFCOUNTER1_SELECT 0x3cc2 |
|---|
| 5902 | #define mmRLC_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 5903 | #define mmRLC_GPU_IOV_PERF_CNT_CNTL 0x3cc3 |
|---|
| 5904 | #define mmRLC_GPU_IOV_PERF_CNT_CNTL_BASE_IDX 1 |
|---|
| 5905 | #define mmRLC_GPU_IOV_PERF_CNT_WR_ADDR 0x3cc4 |
|---|
| 5906 | #define mmRLC_GPU_IOV_PERF_CNT_WR_ADDR_BASE_IDX 1 |
|---|
| 5907 | #define mmRLC_GPU_IOV_PERF_CNT_WR_DATA 0x3cc5 |
|---|
| 5908 | #define mmRLC_GPU_IOV_PERF_CNT_WR_DATA_BASE_IDX 1 |
|---|
| 5909 | #define mmRLC_GPU_IOV_PERF_CNT_RD_ADDR 0x3cc6 |
|---|
| 5910 | #define mmRLC_GPU_IOV_PERF_CNT_RD_ADDR_BASE_IDX 1 |
|---|
| 5911 | #define mmRLC_GPU_IOV_PERF_CNT_RD_DATA 0x3cc7 |
|---|
| 5912 | #define mmRLC_GPU_IOV_PERF_CNT_RD_DATA_BASE_IDX 1 |
|---|
| 5913 | #define mmRMI_PERFCOUNTER0_SELECT 0x3d00 |
|---|
| 5914 | #define mmRMI_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 5915 | #define mmRMI_PERFCOUNTER0_SELECT1 0x3d01 |
|---|
| 5916 | #define mmRMI_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 5917 | #define mmRMI_PERFCOUNTER1_SELECT 0x3d02 |
|---|
| 5918 | #define mmRMI_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
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|---|
| 5920 | #define mmRMI_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 5921 | #define mmRMI_PERFCOUNTER2_SELECT1 0x3d04 |
|---|
| 5922 | #define mmRMI_PERFCOUNTER2_SELECT1_BASE_IDX 1 |
|---|
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|---|
| 5924 | #define mmRMI_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
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|---|
| 5926 | #define mmRMI_PERF_COUNTER_CNTL_BASE_IDX 1 |
|---|
| 5927 | |
|---|
| 5928 | |
|---|
| 5929 | // addressBlock: gc_utcl2_atcl2pfcntldec |
|---|
| 5930 | // base address: 0x37500 |
|---|
| 5931 | #define mmATC_L2_PERFCOUNTER0_CFG 0x3d40 |
|---|
| 5932 | #define mmATC_L2_PERFCOUNTER0_CFG_BASE_IDX 1 |
|---|
| 5933 | #define mmATC_L2_PERFCOUNTER1_CFG 0x3d41 |
|---|
| 5934 | #define mmATC_L2_PERFCOUNTER1_CFG_BASE_IDX 1 |
|---|
| 5935 | #define mmATC_L2_PERFCOUNTER_RSLT_CNTL 0x3d42 |
|---|
| 5936 | #define mmATC_L2_PERFCOUNTER_RSLT_CNTL_BASE_IDX 1 |
|---|
| 5937 | |
|---|
| 5938 | |
|---|
| 5939 | // addressBlock: gc_utcl2_vml2pldec |
|---|
| 5940 | // base address: 0x37530 |
|---|
| 5941 | #define mmMC_VM_L2_PERFCOUNTER0_CFG 0x3d4c |
|---|
| 5942 | #define mmMC_VM_L2_PERFCOUNTER0_CFG_BASE_IDX 1 |
|---|
| 5943 | #define mmMC_VM_L2_PERFCOUNTER1_CFG 0x3d4d |
|---|
| 5944 | #define mmMC_VM_L2_PERFCOUNTER1_CFG_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 5948 | #define mmMC_VM_L2_PERFCOUNTER3_CFG_BASE_IDX 1 |
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|---|
| 5950 | #define mmMC_VM_L2_PERFCOUNTER4_CFG_BASE_IDX 1 |
|---|
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|---|
| 5952 | #define mmMC_VM_L2_PERFCOUNTER5_CFG_BASE_IDX 1 |
|---|
| 5953 | #define mmMC_VM_L2_PERFCOUNTER6_CFG 0x3d52 |
|---|
| 5954 | #define mmMC_VM_L2_PERFCOUNTER6_CFG_BASE_IDX 1 |
|---|
| 5955 | #define mmMC_VM_L2_PERFCOUNTER7_CFG 0x3d53 |
|---|
| 5956 | #define mmMC_VM_L2_PERFCOUNTER7_CFG_BASE_IDX 1 |
|---|
| 5957 | #define mmMC_VM_L2_PERFCOUNTER_RSLT_CNTL 0x3d54 |
|---|
| 5958 | #define mmMC_VM_L2_PERFCOUNTER_RSLT_CNTL_BASE_IDX 1 |
|---|
| 5959 | |
|---|
| 5960 | |
|---|
| 5961 | // addressBlock: gc_rlcpdec |
|---|
| 5962 | // base address: 0x3b000 |
|---|
| 5963 | #define mmRLC_CNTL 0x4c00 |
|---|
| 5964 | #define mmRLC_CNTL_BASE_IDX 1 |
|---|
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|---|
| 5966 | #define mmRLC_STAT_BASE_IDX 1 |
|---|
| 5967 | #define mmRLC_SAFE_MODE 0x4c05 |
|---|
| 5968 | #define mmRLC_SAFE_MODE_BASE_IDX 1 |
|---|
| 5969 | #define mmRLC_MEM_SLP_CNTL 0x4c06 |
|---|
| 5970 | #define mmRLC_MEM_SLP_CNTL_BASE_IDX 1 |
|---|
| 5971 | #define mmSMU_RLC_RESPONSE 0x4c07 |
|---|
| 5972 | #define mmSMU_RLC_RESPONSE_BASE_IDX 1 |
|---|
| 5973 | #define mmRLC_RLCV_SAFE_MODE 0x4c08 |
|---|
| 5974 | #define mmRLC_RLCV_SAFE_MODE_BASE_IDX 1 |
|---|
| 5975 | #define mmRLC_SMU_SAFE_MODE 0x4c09 |
|---|
| 5976 | #define mmRLC_SMU_SAFE_MODE_BASE_IDX 1 |
|---|
| 5977 | #define mmRLC_RLCV_COMMAND 0x4c0a |
|---|
| 5978 | #define mmRLC_RLCV_COMMAND_BASE_IDX 1 |
|---|
| 5979 | #define mmRLC_REFCLOCK_TIMESTAMP_LSB 0x4c0c |
|---|
| 5980 | #define mmRLC_REFCLOCK_TIMESTAMP_LSB_BASE_IDX 1 |
|---|
| 5981 | #define mmRLC_REFCLOCK_TIMESTAMP_MSB 0x4c0d |
|---|
| 5982 | #define mmRLC_REFCLOCK_TIMESTAMP_MSB_BASE_IDX 1 |
|---|
| 5983 | #define mmRLC_GPM_TIMER_INT_0 0x4c0e |
|---|
| 5984 | #define mmRLC_GPM_TIMER_INT_0_BASE_IDX 1 |
|---|
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|---|
| 5986 | #define mmRLC_GPM_TIMER_INT_1_BASE_IDX 1 |
|---|
| 5987 | #define mmRLC_GPM_TIMER_INT_2 0x4c10 |
|---|
| 5988 | #define mmRLC_GPM_TIMER_INT_2_BASE_IDX 1 |
|---|
| 5989 | #define mmRLC_GPM_TIMER_CTRL 0x4c11 |
|---|
| 5990 | #define mmRLC_GPM_TIMER_CTRL_BASE_IDX 1 |
|---|
| 5991 | #define mmRLC_LB_CNTR_MAX 0x4c12 |
|---|
| 5992 | #define mmRLC_LB_CNTR_MAX_BASE_IDX 1 |
|---|
| 5993 | #define mmRLC_GPM_TIMER_STAT 0x4c13 |
|---|
| 5994 | #define mmRLC_GPM_TIMER_STAT_BASE_IDX 1 |
|---|
| 5995 | #define mmRLC_GPM_TIMER_INT_3 0x4c15 |
|---|
| 5996 | #define mmRLC_GPM_TIMER_INT_3_BASE_IDX 1 |
|---|
| 5997 | #define mmRLC_SERDES_WR_NONCU_MASTER_MASK_1 0x4c16 |
|---|
| 5998 | #define mmRLC_SERDES_WR_NONCU_MASTER_MASK_1_BASE_IDX 1 |
|---|
| 5999 | #define mmRLC_SERDES_NONCU_MASTER_BUSY_1 0x4c17 |
|---|
| 6000 | #define mmRLC_SERDES_NONCU_MASTER_BUSY_1_BASE_IDX 1 |
|---|
| 6001 | #define mmRLC_INT_STAT 0x4c18 |
|---|
| 6002 | #define mmRLC_INT_STAT_BASE_IDX 1 |
|---|
| 6003 | #define mmRLC_LB_CNTL 0x4c19 |
|---|
| 6004 | #define mmRLC_LB_CNTL_BASE_IDX 1 |
|---|
| 6005 | #define mmRLC_MGCG_CTRL 0x4c1a |
|---|
| 6006 | #define mmRLC_MGCG_CTRL_BASE_IDX 1 |
|---|
| 6007 | #define mmRLC_LB_CNTR_INIT 0x4c1b |
|---|
| 6008 | #define mmRLC_LB_CNTR_INIT_BASE_IDX 1 |
|---|
| 6009 | #define mmRLC_LOAD_BALANCE_CNTR 0x4c1c |
|---|
| 6010 | #define mmRLC_LOAD_BALANCE_CNTR_BASE_IDX 1 |
|---|
| 6011 | #define mmRLC_JUMP_TABLE_RESTORE 0x4c1e |
|---|
| 6012 | #define mmRLC_JUMP_TABLE_RESTORE_BASE_IDX 1 |
|---|
| 6013 | #define mmRLC_PG_DELAY_2 0x4c1f |
|---|
| 6014 | #define mmRLC_PG_DELAY_2_BASE_IDX 1 |
|---|
| 6015 | #define mmRLC_GPU_CLOCK_COUNT_LSB 0x4c24 |
|---|
| 6016 | #define mmRLC_GPU_CLOCK_COUNT_LSB_BASE_IDX 1 |
|---|
| 6017 | #define mmRLC_GPU_CLOCK_COUNT_MSB 0x4c25 |
|---|
| 6018 | #define mmRLC_GPU_CLOCK_COUNT_MSB_BASE_IDX 1 |
|---|
| 6019 | #define mmRLC_CAPTURE_GPU_CLOCK_COUNT 0x4c26 |
|---|
| 6020 | #define mmRLC_CAPTURE_GPU_CLOCK_COUNT_BASE_IDX 1 |
|---|
| 6021 | #define mmRLC_UCODE_CNTL 0x4c27 |
|---|
| 6022 | #define mmRLC_UCODE_CNTL_BASE_IDX 1 |
|---|
| 6023 | #define mmRLC_GPM_THREAD_RESET 0x4c28 |
|---|
| 6024 | #define mmRLC_GPM_THREAD_RESET_BASE_IDX 1 |
|---|
| 6025 | #define mmRLC_GPM_CP_DMA_COMPLETE_T0 0x4c29 |
|---|
| 6026 | #define mmRLC_GPM_CP_DMA_COMPLETE_T0_BASE_IDX 1 |
|---|
| 6027 | #define mmRLC_GPM_CP_DMA_COMPLETE_T1 0x4c2a |
|---|
| 6028 | #define mmRLC_GPM_CP_DMA_COMPLETE_T1_BASE_IDX 1 |
|---|
| 6029 | #define mmRLC_FIREWALL_VIOLATION 0x4c2b |
|---|
| 6030 | #define mmRLC_FIREWALL_VIOLATION_BASE_IDX 1 |
|---|
| 6031 | #define mmRLC_GPM_STAT 0x4c40 |
|---|
| 6032 | #define mmRLC_GPM_STAT_BASE_IDX 1 |
|---|
| 6033 | #define mmRLC_GPU_CLOCK_32_RES_SEL 0x4c41 |
|---|
| 6034 | #define mmRLC_GPU_CLOCK_32_RES_SEL_BASE_IDX 1 |
|---|
| 6035 | #define mmRLC_GPU_CLOCK_32 0x4c42 |
|---|
| 6036 | #define mmRLC_GPU_CLOCK_32_BASE_IDX 1 |
|---|
| 6037 | #define mmRLC_PG_CNTL 0x4c43 |
|---|
| 6038 | #define mmRLC_PG_CNTL_BASE_IDX 1 |
|---|
| 6039 | #define mmRLC_GPM_THREAD_PRIORITY 0x4c44 |
|---|
| 6040 | #define mmRLC_GPM_THREAD_PRIORITY_BASE_IDX 1 |
|---|
| 6041 | #define mmRLC_GPM_THREAD_ENABLE 0x4c45 |
|---|
| 6042 | #define mmRLC_GPM_THREAD_ENABLE_BASE_IDX 1 |
|---|
| 6043 | #define mmRLC_CGTT_MGCG_OVERRIDE 0x4c48 |
|---|
| 6044 | #define mmRLC_CGTT_MGCG_OVERRIDE_BASE_IDX 1 |
|---|
| 6045 | #define mmRLC_CGCG_CGLS_CTRL 0x4c49 |
|---|
| 6046 | #define mmRLC_CGCG_CGLS_CTRL_BASE_IDX 1 |
|---|
| 6047 | #define mmRLC_CGCG_RAMP_CTRL 0x4c4a |
|---|
| 6048 | #define mmRLC_CGCG_RAMP_CTRL_BASE_IDX 1 |
|---|
| 6049 | #define mmRLC_DYN_PG_STATUS 0x4c4b |
|---|
| 6050 | #define mmRLC_DYN_PG_STATUS_BASE_IDX 1 |
|---|
| 6051 | #define mmRLC_DYN_PG_REQUEST 0x4c4c |
|---|
| 6052 | #define mmRLC_DYN_PG_REQUEST_BASE_IDX 1 |
|---|
| 6053 | #define mmRLC_PG_DELAY 0x4c4d |
|---|
| 6054 | #define mmRLC_PG_DELAY_BASE_IDX 1 |
|---|
| 6055 | #define mmRLC_CU_STATUS 0x4c4e |
|---|
| 6056 | #define mmRLC_CU_STATUS_BASE_IDX 1 |
|---|
| 6057 | #define mmRLC_LB_INIT_CU_MASK 0x4c4f |
|---|
| 6058 | #define mmRLC_LB_INIT_CU_MASK_BASE_IDX 1 |
|---|
| 6059 | #define mmRLC_LB_ALWAYS_ACTIVE_CU_MASK 0x4c50 |
|---|
| 6060 | #define mmRLC_LB_ALWAYS_ACTIVE_CU_MASK_BASE_IDX 1 |
|---|
| 6061 | #define mmRLC_LB_PARAMS 0x4c51 |
|---|
| 6062 | #define mmRLC_LB_PARAMS_BASE_IDX 1 |
|---|
| 6063 | #define mmRLC_THREAD1_DELAY 0x4c52 |
|---|
| 6064 | #define mmRLC_THREAD1_DELAY_BASE_IDX 1 |
|---|
| 6065 | #define mmRLC_PG_ALWAYS_ON_CU_MASK 0x4c53 |
|---|
| 6066 | #define mmRLC_PG_ALWAYS_ON_CU_MASK_BASE_IDX 1 |
|---|
| 6067 | #define mmRLC_MAX_PG_CU 0x4c54 |
|---|
| 6068 | #define mmRLC_MAX_PG_CU_BASE_IDX 1 |
|---|
| 6069 | #define mmRLC_AUTO_PG_CTRL 0x4c55 |
|---|
| 6070 | #define mmRLC_AUTO_PG_CTRL_BASE_IDX 1 |
|---|
| 6071 | #define mmRLC_SMU_GRBM_REG_SAVE_CTRL 0x4c56 |
|---|
| 6072 | #define mmRLC_SMU_GRBM_REG_SAVE_CTRL_BASE_IDX 1 |
|---|
| 6073 | #define mmRLC_SERDES_RD_MASTER_INDEX 0x4c59 |
|---|
| 6074 | #define mmRLC_SERDES_RD_MASTER_INDEX_BASE_IDX 1 |
|---|
| 6075 | #define mmRLC_SERDES_RD_DATA_0 0x4c5a |
|---|
| 6076 | #define mmRLC_SERDES_RD_DATA_0_BASE_IDX 1 |
|---|
| 6077 | #define mmRLC_SERDES_RD_DATA_1 0x4c5b |
|---|
| 6078 | #define mmRLC_SERDES_RD_DATA_1_BASE_IDX 1 |
|---|
| 6079 | #define mmRLC_SERDES_RD_DATA_2 0x4c5c |
|---|
| 6080 | #define mmRLC_SERDES_RD_DATA_2_BASE_IDX 1 |
|---|
| 6081 | #define mmRLC_SERDES_WR_CU_MASTER_MASK 0x4c5d |
|---|
| 6082 | #define mmRLC_SERDES_WR_CU_MASTER_MASK_BASE_IDX 1 |
|---|
| 6083 | #define mmRLC_SERDES_WR_NONCU_MASTER_MASK 0x4c5e |
|---|
| 6084 | #define mmRLC_SERDES_WR_NONCU_MASTER_MASK_BASE_IDX 1 |
|---|
| 6085 | #define mmRLC_SERDES_WR_CTRL 0x4c5f |
|---|
| 6086 | #define mmRLC_SERDES_WR_CTRL_BASE_IDX 1 |
|---|
| 6087 | #define mmRLC_SERDES_WR_DATA 0x4c60 |
|---|
| 6088 | #define mmRLC_SERDES_WR_DATA_BASE_IDX 1 |
|---|
| 6089 | #define mmRLC_SERDES_CU_MASTER_BUSY 0x4c61 |
|---|
| 6090 | #define mmRLC_SERDES_CU_MASTER_BUSY_BASE_IDX 1 |
|---|
| 6091 | #define mmRLC_SERDES_NONCU_MASTER_BUSY 0x4c62 |
|---|
| 6092 | #define mmRLC_SERDES_NONCU_MASTER_BUSY_BASE_IDX 1 |
|---|
| 6093 | #define mmRLC_GPM_GENERAL_0 0x4c63 |
|---|
| 6094 | #define mmRLC_GPM_GENERAL_0_BASE_IDX 1 |
|---|
| 6095 | #define mmRLC_GPM_GENERAL_1 0x4c64 |
|---|
| 6096 | #define mmRLC_GPM_GENERAL_1_BASE_IDX 1 |
|---|
| 6097 | #define mmRLC_GPM_GENERAL_2 0x4c65 |
|---|
| 6098 | #define mmRLC_GPM_GENERAL_2_BASE_IDX 1 |
|---|
| 6099 | #define mmRLC_GPM_GENERAL_3 0x4c66 |
|---|
| 6100 | #define mmRLC_GPM_GENERAL_3_BASE_IDX 1 |
|---|
| 6101 | #define mmRLC_GPM_GENERAL_4 0x4c67 |
|---|
| 6102 | #define mmRLC_GPM_GENERAL_4_BASE_IDX 1 |
|---|
| 6103 | #define mmRLC_GPM_GENERAL_5 0x4c68 |
|---|
| 6104 | #define mmRLC_GPM_GENERAL_5_BASE_IDX 1 |
|---|
| 6105 | #define mmRLC_GPM_GENERAL_6 0x4c69 |
|---|
| 6106 | #define mmRLC_GPM_GENERAL_6_BASE_IDX 1 |
|---|
| 6107 | #define mmRLC_GPM_GENERAL_7 0x4c6a |
|---|
| 6108 | #define mmRLC_GPM_GENERAL_7_BASE_IDX 1 |
|---|
| 6109 | #define mmRLC_GPM_SCRATCH_ADDR 0x4c6c |
|---|
| 6110 | #define mmRLC_GPM_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 6111 | #define mmRLC_GPM_SCRATCH_DATA 0x4c6d |
|---|
| 6112 | #define mmRLC_GPM_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 6113 | #define mmRLC_STATIC_PG_STATUS 0x4c6e |
|---|
| 6114 | #define mmRLC_STATIC_PG_STATUS_BASE_IDX 1 |
|---|
| 6115 | #define mmRLC_SPM_MC_CNTL 0x4c71 |
|---|
| 6116 | #define mmRLC_SPM_MC_CNTL_BASE_IDX 1 |
|---|
| 6117 | #define mmRLC_SPM_INT_CNTL 0x4c72 |
|---|
| 6118 | #define mmRLC_SPM_INT_CNTL_BASE_IDX 1 |
|---|
| 6119 | #define mmRLC_SPM_INT_STATUS 0x4c73 |
|---|
| 6120 | #define mmRLC_SPM_INT_STATUS_BASE_IDX 1 |
|---|
| 6121 | #define mmRLC_SMU_MESSAGE 0x4c76 |
|---|
| 6122 | #define mmRLC_SMU_MESSAGE_BASE_IDX 1 |
|---|
| 6123 | #define mmRLC_GPM_LOG_SIZE 0x4c77 |
|---|
| 6124 | #define mmRLC_GPM_LOG_SIZE_BASE_IDX 1 |
|---|
| 6125 | #define mmRLC_PG_DELAY_3 0x4c78 |
|---|
| 6126 | #define mmRLC_PG_DELAY_3_BASE_IDX 1 |
|---|
| 6127 | #define mmRLC_GPR_REG1 0x4c79 |
|---|
| 6128 | #define mmRLC_GPR_REG1_BASE_IDX 1 |
|---|
| 6129 | #define mmRLC_GPR_REG2 0x4c7a |
|---|
| 6130 | #define mmRLC_GPR_REG2_BASE_IDX 1 |
|---|
| 6131 | #define mmRLC_GPM_LOG_CONT 0x4c7b |
|---|
| 6132 | #define mmRLC_GPM_LOG_CONT_BASE_IDX 1 |
|---|
| 6133 | #define mmRLC_GPM_INT_DISABLE_TH0 0x4c7c |
|---|
| 6134 | #define mmRLC_GPM_INT_DISABLE_TH0_BASE_IDX 1 |
|---|
| 6135 | #define mmRLC_GPM_INT_DISABLE_TH1 0x4c7d |
|---|
| 6136 | #define mmRLC_GPM_INT_DISABLE_TH1_BASE_IDX 1 |
|---|
| 6137 | #define mmRLC_GPM_INT_FORCE_TH0 0x4c7e |
|---|
| 6138 | #define mmRLC_GPM_INT_FORCE_TH0_BASE_IDX 1 |
|---|
| 6139 | #define mmRLC_GPM_INT_FORCE_TH1 0x4c7f |
|---|
| 6140 | #define mmRLC_GPM_INT_FORCE_TH1_BASE_IDX 1 |
|---|
| 6141 | #define mmRLC_SRM_CNTL 0x4c80 |
|---|
| 6142 | #define mmRLC_SRM_CNTL_BASE_IDX 1 |
|---|
| 6143 | #define mmRLC_SRM_ARAM_ADDR 0x4c83 |
|---|
| 6144 | #define mmRLC_SRM_ARAM_ADDR_BASE_IDX 1 |
|---|
| 6145 | #define mmRLC_SRM_ARAM_DATA 0x4c84 |
|---|
| 6146 | #define mmRLC_SRM_ARAM_DATA_BASE_IDX 1 |
|---|
| 6147 | #define mmRLC_SRM_DRAM_ADDR 0x4c85 |
|---|
| 6148 | #define mmRLC_SRM_DRAM_ADDR_BASE_IDX 1 |
|---|
| 6149 | #define mmRLC_SRM_DRAM_DATA 0x4c86 |
|---|
| 6150 | #define mmRLC_SRM_DRAM_DATA_BASE_IDX 1 |
|---|
| 6151 | #define mmRLC_SRM_GPM_COMMAND 0x4c87 |
|---|
| 6152 | #define mmRLC_SRM_GPM_COMMAND_BASE_IDX 1 |
|---|
| 6153 | #define mmRLC_SRM_GPM_COMMAND_STATUS 0x4c88 |
|---|
| 6154 | #define mmRLC_SRM_GPM_COMMAND_STATUS_BASE_IDX 1 |
|---|
| 6155 | #define mmRLC_SRM_RLCV_COMMAND 0x4c89 |
|---|
| 6156 | #define mmRLC_SRM_RLCV_COMMAND_BASE_IDX 1 |
|---|
| 6157 | #define mmRLC_SRM_RLCV_COMMAND_STATUS 0x4c8a |
|---|
| 6158 | #define mmRLC_SRM_RLCV_COMMAND_STATUS_BASE_IDX 1 |
|---|
| 6159 | #define mmRLC_SRM_INDEX_CNTL_ADDR_0 0x4c8b |
|---|
| 6160 | #define mmRLC_SRM_INDEX_CNTL_ADDR_0_BASE_IDX 1 |
|---|
| 6161 | #define mmRLC_SRM_INDEX_CNTL_ADDR_1 0x4c8c |
|---|
| 6162 | #define mmRLC_SRM_INDEX_CNTL_ADDR_1_BASE_IDX 1 |
|---|
| 6163 | #define mmRLC_SRM_INDEX_CNTL_ADDR_2 0x4c8d |
|---|
| 6164 | #define mmRLC_SRM_INDEX_CNTL_ADDR_2_BASE_IDX 1 |
|---|
| 6165 | #define mmRLC_SRM_INDEX_CNTL_ADDR_3 0x4c8e |
|---|
| 6166 | #define mmRLC_SRM_INDEX_CNTL_ADDR_3_BASE_IDX 1 |
|---|
| 6167 | #define mmRLC_SRM_INDEX_CNTL_ADDR_4 0x4c8f |
|---|
| 6168 | #define mmRLC_SRM_INDEX_CNTL_ADDR_4_BASE_IDX 1 |
|---|
| 6169 | #define mmRLC_SRM_INDEX_CNTL_ADDR_5 0x4c90 |
|---|
| 6170 | #define mmRLC_SRM_INDEX_CNTL_ADDR_5_BASE_IDX 1 |
|---|
| 6171 | #define mmRLC_SRM_INDEX_CNTL_ADDR_6 0x4c91 |
|---|
| 6172 | #define mmRLC_SRM_INDEX_CNTL_ADDR_6_BASE_IDX 1 |
|---|
| 6173 | #define mmRLC_SRM_INDEX_CNTL_ADDR_7 0x4c92 |
|---|
| 6174 | #define mmRLC_SRM_INDEX_CNTL_ADDR_7_BASE_IDX 1 |
|---|
| 6175 | #define mmRLC_SRM_INDEX_CNTL_DATA_0 0x4c93 |
|---|
| 6176 | #define mmRLC_SRM_INDEX_CNTL_DATA_0_BASE_IDX 1 |
|---|
| 6177 | #define mmRLC_SRM_INDEX_CNTL_DATA_1 0x4c94 |
|---|
| 6178 | #define mmRLC_SRM_INDEX_CNTL_DATA_1_BASE_IDX 1 |
|---|
| 6179 | #define mmRLC_SRM_INDEX_CNTL_DATA_2 0x4c95 |
|---|
| 6180 | #define mmRLC_SRM_INDEX_CNTL_DATA_2_BASE_IDX 1 |
|---|
| 6181 | #define mmRLC_SRM_INDEX_CNTL_DATA_3 0x4c96 |
|---|
| 6182 | #define mmRLC_SRM_INDEX_CNTL_DATA_3_BASE_IDX 1 |
|---|
| 6183 | #define mmRLC_SRM_INDEX_CNTL_DATA_4 0x4c97 |
|---|
| 6184 | #define mmRLC_SRM_INDEX_CNTL_DATA_4_BASE_IDX 1 |
|---|
| 6185 | #define mmRLC_SRM_INDEX_CNTL_DATA_5 0x4c98 |
|---|
| 6186 | #define mmRLC_SRM_INDEX_CNTL_DATA_5_BASE_IDX 1 |
|---|
| 6187 | #define mmRLC_SRM_INDEX_CNTL_DATA_6 0x4c99 |
|---|
| 6188 | #define mmRLC_SRM_INDEX_CNTL_DATA_6_BASE_IDX 1 |
|---|
| 6189 | #define mmRLC_SRM_INDEX_CNTL_DATA_7 0x4c9a |
|---|
| 6190 | #define mmRLC_SRM_INDEX_CNTL_DATA_7_BASE_IDX 1 |
|---|
| 6191 | #define mmRLC_SRM_STAT 0x4c9b |
|---|
| 6192 | #define mmRLC_SRM_STAT_BASE_IDX 1 |
|---|
| 6193 | #define mmRLC_SRM_GPM_ABORT 0x4c9c |
|---|
| 6194 | #define mmRLC_SRM_GPM_ABORT_BASE_IDX 1 |
|---|
| 6195 | #define mmRLC_CSIB_ADDR_LO 0x4ca2 |
|---|
| 6196 | #define mmRLC_CSIB_ADDR_LO_BASE_IDX 1 |
|---|
| 6197 | #define mmRLC_CSIB_ADDR_HI 0x4ca3 |
|---|
| 6198 | #define mmRLC_CSIB_ADDR_HI_BASE_IDX 1 |
|---|
| 6199 | #define mmRLC_CSIB_LENGTH 0x4ca4 |
|---|
| 6200 | #define mmRLC_CSIB_LENGTH_BASE_IDX 1 |
|---|
| 6201 | #define mmRLC_SMU_COMMAND 0x4ca9 |
|---|
| 6202 | #define mmRLC_SMU_COMMAND_BASE_IDX 1 |
|---|
| 6203 | #define mmRLC_CP_SCHEDULERS 0x4caa |
|---|
| 6204 | #define mmRLC_CP_SCHEDULERS_BASE_IDX 1 |
|---|
| 6205 | #define mmRLC_SMU_ARGUMENT_1 0x4cab |
|---|
| 6206 | #define mmRLC_SMU_ARGUMENT_1_BASE_IDX 1 |
|---|
| 6207 | #define mmRLC_SMU_ARGUMENT_2 0x4cac |
|---|
| 6208 | #define mmRLC_SMU_ARGUMENT_2_BASE_IDX 1 |
|---|
| 6209 | #define mmRLC_GPM_GENERAL_8 0x4cad |
|---|
| 6210 | #define mmRLC_GPM_GENERAL_8_BASE_IDX 1 |
|---|
| 6211 | #define mmRLC_GPM_GENERAL_9 0x4cae |
|---|
| 6212 | #define mmRLC_GPM_GENERAL_9_BASE_IDX 1 |
|---|
| 6213 | #define mmRLC_GPM_GENERAL_10 0x4caf |
|---|
| 6214 | #define mmRLC_GPM_GENERAL_10_BASE_IDX 1 |
|---|
| 6215 | #define mmRLC_GPM_GENERAL_11 0x4cb0 |
|---|
| 6216 | #define mmRLC_GPM_GENERAL_11_BASE_IDX 1 |
|---|
| 6217 | #define mmRLC_GPM_GENERAL_12 0x4cb1 |
|---|
| 6218 | #define mmRLC_GPM_GENERAL_12_BASE_IDX 1 |
|---|
| 6219 | #define mmRLC_GPM_UTCL1_CNTL_0 0x4cb2 |
|---|
| 6220 | #define mmRLC_GPM_UTCL1_CNTL_0_BASE_IDX 1 |
|---|
| 6221 | #define mmRLC_GPM_UTCL1_CNTL_1 0x4cb3 |
|---|
| 6222 | #define mmRLC_GPM_UTCL1_CNTL_1_BASE_IDX 1 |
|---|
| 6223 | #define mmRLC_GPM_UTCL1_CNTL_2 0x4cb4 |
|---|
| 6224 | #define mmRLC_GPM_UTCL1_CNTL_2_BASE_IDX 1 |
|---|
| 6225 | #define mmRLC_SPM_UTCL1_CNTL 0x4cb5 |
|---|
| 6226 | #define mmRLC_SPM_UTCL1_CNTL_BASE_IDX 1 |
|---|
| 6227 | #define mmRLC_UTCL1_STATUS_2 0x4cb6 |
|---|
| 6228 | #define mmRLC_UTCL1_STATUS_2_BASE_IDX 1 |
|---|
| 6229 | #define mmRLC_LB_THR_CONFIG_2 0x4cb8 |
|---|
| 6230 | #define mmRLC_LB_THR_CONFIG_2_BASE_IDX 1 |
|---|
| 6231 | #define mmRLC_LB_THR_CONFIG_3 0x4cb9 |
|---|
| 6232 | #define mmRLC_LB_THR_CONFIG_3_BASE_IDX 1 |
|---|
| 6233 | #define mmRLC_LB_THR_CONFIG_4 0x4cba |
|---|
| 6234 | #define mmRLC_LB_THR_CONFIG_4_BASE_IDX 1 |
|---|
| 6235 | #define mmRLC_SPM_UTCL1_ERROR_1 0x4cbc |
|---|
| 6236 | #define mmRLC_SPM_UTCL1_ERROR_1_BASE_IDX 1 |
|---|
| 6237 | #define mmRLC_SPM_UTCL1_ERROR_2 0x4cbd |
|---|
| 6238 | #define mmRLC_SPM_UTCL1_ERROR_2_BASE_IDX 1 |
|---|
| 6239 | #define mmRLC_GPM_UTCL1_TH0_ERROR_1 0x4cbe |
|---|
| 6240 | #define mmRLC_GPM_UTCL1_TH0_ERROR_1_BASE_IDX 1 |
|---|
| 6241 | #define mmRLC_LB_THR_CONFIG_1 0x4cbf |
|---|
| 6242 | #define mmRLC_LB_THR_CONFIG_1_BASE_IDX 1 |
|---|
| 6243 | #define mmRLC_GPM_UTCL1_TH0_ERROR_2 0x4cc0 |
|---|
| 6244 | #define mmRLC_GPM_UTCL1_TH0_ERROR_2_BASE_IDX 1 |
|---|
| 6245 | #define mmRLC_GPM_UTCL1_TH1_ERROR_1 0x4cc1 |
|---|
| 6246 | #define mmRLC_GPM_UTCL1_TH1_ERROR_1_BASE_IDX 1 |
|---|
| 6247 | #define mmRLC_GPM_UTCL1_TH1_ERROR_2 0x4cc2 |
|---|
| 6248 | #define mmRLC_GPM_UTCL1_TH1_ERROR_2_BASE_IDX 1 |
|---|
| 6249 | #define mmRLC_GPM_UTCL1_TH2_ERROR_1 0x4cc3 |
|---|
| 6250 | #define mmRLC_GPM_UTCL1_TH2_ERROR_1_BASE_IDX 1 |
|---|
| 6251 | #define mmRLC_GPM_UTCL1_TH2_ERROR_2 0x4cc4 |
|---|
| 6252 | #define mmRLC_GPM_UTCL1_TH2_ERROR_2_BASE_IDX 1 |
|---|
| 6253 | #define mmRLC_CGCG_CGLS_CTRL_3D 0x4cc5 |
|---|
| 6254 | #define mmRLC_CGCG_CGLS_CTRL_3D_BASE_IDX 1 |
|---|
| 6255 | #define mmRLC_CGCG_RAMP_CTRL_3D 0x4cc6 |
|---|
| 6256 | #define mmRLC_CGCG_RAMP_CTRL_3D_BASE_IDX 1 |
|---|
| 6257 | #define mmRLC_SEMAPHORE_0 0x4cc7 |
|---|
| 6258 | #define mmRLC_SEMAPHORE_0_BASE_IDX 1 |
|---|
| 6259 | #define mmRLC_SEMAPHORE_1 0x4cc8 |
|---|
| 6260 | #define mmRLC_SEMAPHORE_1_BASE_IDX 1 |
|---|
| 6261 | #define mmRLC_CP_EOF_INT 0x4cca |
|---|
| 6262 | #define mmRLC_CP_EOF_INT_BASE_IDX 1 |
|---|
| 6263 | #define mmRLC_CP_EOF_INT_CNT 0x4ccb |
|---|
| 6264 | #define mmRLC_CP_EOF_INT_CNT_BASE_IDX 1 |
|---|
| 6265 | #define mmRLC_SPARE_INT 0x4ccc |
|---|
| 6266 | #define mmRLC_SPARE_INT_BASE_IDX 1 |
|---|
| 6267 | #define mmRLC_PREWALKER_UTCL1_CNTL 0x4ccd |
|---|
| 6268 | #define mmRLC_PREWALKER_UTCL1_CNTL_BASE_IDX 1 |
|---|
| 6269 | #define mmRLC_PREWALKER_UTCL1_TRIG 0x4cce |
|---|
| 6270 | #define mmRLC_PREWALKER_UTCL1_TRIG_BASE_IDX 1 |
|---|
| 6271 | #define mmRLC_PREWALKER_UTCL1_ADDR_LSB 0x4ccf |
|---|
| 6272 | #define mmRLC_PREWALKER_UTCL1_ADDR_LSB_BASE_IDX 1 |
|---|
| 6273 | #define mmRLC_PREWALKER_UTCL1_ADDR_MSB 0x4cd0 |
|---|
| 6274 | #define mmRLC_PREWALKER_UTCL1_ADDR_MSB_BASE_IDX 1 |
|---|
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|---|
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