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| 20 | */ |
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| 21 | #ifndef _nbio_7_4_OFFSET_HEADER |
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| 22 | #define |
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| 23 | |
|---|
| 24 | |
|---|
| 25 | |
|---|
| 26 | // addressBlock: nbio_pcie0_pswuscfg0_cfgdecp |
|---|
| 27 | // base address: 0x0 |
|---|
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| 219 | #define cfgPSWUSCFG0_LANE_8_MARGINING_LANE_STATUS 0x046a |
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| 221 | #define cfgPSWUSCFG0_LANE_9_MARGINING_LANE_STATUS 0x046e |
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| 233 | #define cfgPSWUSCFG0_LANE_15_MARGINING_LANE_STATUS 0x0486 |
|---|
| 234 | |
|---|
| 235 | |
|---|
| 236 | // addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp |
|---|
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|---|
| 2822 | #define mmNBIF_GFX_ADDR_LUT_1 0x0115 |
|---|
| 2823 | #define mmNBIF_GFX_ADDR_LUT_1_BASE_IDX 2 |
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|---|
| 2825 | #define mmNBIF_GFX_ADDR_LUT_2_BASE_IDX 2 |
|---|
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| 2827 | #define mmNBIF_GFX_ADDR_LUT_3_BASE_IDX 2 |
|---|
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| 2892 | // addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1 |
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| 2893 | // base address: 0x0 |
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|---|
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| 2941 | // base address: 0x0 |
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| 2947 | #define mmNGDC_MGCG_CTRL_BASE_IDX 2 |
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| 2970 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFDEC2 |
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|---|
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| 3000 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_SYSPFVFDEC |
|---|
| 3001 | // base address: 0x0 |
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| 3017 | #define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
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| 3019 | #define mmRCC_DEV0_EPF0_VF0_RCC_CONFIG_RESERVED_BASE_IDX 2 |
|---|
| 3020 | #define mmRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER 0x00c5 |
|---|
| 3021 | #define mmRCC_DEV0_EPF0_VF0_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
|---|
| 3022 | |
|---|
| 3023 | |
|---|
| 3024 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf0_BIFPFVFDEC1 |
|---|
| 3025 | // base address: 0x0 |
|---|
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| 3027 | #define mmBIF_BX_DEV0_EPF0_VF0_BIF_BME_STATUS_BASE_IDX 2 |
|---|
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|---|
| 3029 | #define mmBIF_BX_DEV0_EPF0_VF0_BIF_ATOMIC_ERR_LOG_BASE_IDX 2 |
|---|
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|---|
| 3031 | #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
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| 3032 | #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW 0x00f4 |
|---|
| 3033 | #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
|---|
| 3034 | #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL 0x00f5 |
|---|
| 3035 | #define mmBIF_BX_DEV0_EPF0_VF0_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX 2 |
|---|
| 3036 | #define mmBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL 0x00f6 |
|---|
| 3037 | #define mmBIF_BX_DEV0_EPF0_VF0_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 3038 | #define mmBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL 0x00f7 |
|---|
| 3039 | #define mmBIF_BX_DEV0_EPF0_VF0_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
|---|
| 3040 | #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ 0x0106 |
|---|
| 3041 | #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
|---|
| 3042 | #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE 0x0107 |
|---|
| 3043 | #define mmBIF_BX_DEV0_EPF0_VF0_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
| 3044 | #define mmBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING 0x0108 |
|---|
| 3045 | #define mmBIF_BX_DEV0_EPF0_VF0_BIF_TRANS_PENDING_BASE_IDX 2 |
|---|
| 3046 | #define mmBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS 0x0112 |
|---|
| 3047 | #define mmBIF_BX_DEV0_EPF0_VF0_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX 2 |
|---|
| 3048 | #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0 0x0136 |
|---|
| 3049 | #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX 2 |
|---|
| 3050 | #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1 0x0137 |
|---|
| 3051 | #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 |
|---|
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|---|
| 3053 | #define mmBIF_BX_DEV0_EPF0_VF0_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX 2 |
|---|
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|---|
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|---|
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| 3209 | #define mmBIF_BX_DEV0_EPF0_VF2_MM_DATA_BASE_IDX 0 |
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| 3211 | #define mmBIF_BX_DEV0_EPF0_VF2_MM_INDEX_HI_BASE_IDX 0 |
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| 3213 | |
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| 3214 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf2_BIFPFVFDEC1 |
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| 3215 | // base address: 0x0 |
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| 3219 | #define mmRCC_DEV0_EPF0_VF2_RCC_DOORBELL_APER_EN_BASE_IDX 2 |
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|---|
| 3221 | #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
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| 3222 | #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED 0x00c4 |
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| 3223 | #define mmRCC_DEV0_EPF0_VF2_RCC_CONFIG_RESERVED_BASE_IDX 2 |
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| 3225 | #define mmRCC_DEV0_EPF0_VF2_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
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| 3228 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf2_BIFPFVFDEC1 |
|---|
| 3229 | // base address: 0x0 |
|---|
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| 3231 | #define mmBIF_BX_DEV0_EPF0_VF2_BIF_BME_STATUS_BASE_IDX 2 |
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| 3243 | #define mmBIF_BX_DEV0_EPF0_VF2_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
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| 3244 | #define mmBIF_BX_DEV0_EPF0_VF2_GPU_HDP_FLUSH_REQ 0x0106 |
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|---|
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| 3313 | #define mmBIF_BX_DEV0_EPF0_VF3_MM_INDEX_HI_BASE_IDX 0 |
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|---|
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| 3348 | #define mmBIF_BX_DEV0_EPF0_VF3_GPU_HDP_FLUSH_DONE 0x0107 |
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|---|
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| 3361 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX 2 |
|---|
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| 3369 | #define mmBIF_BX_DEV0_EPF0_VF3_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX 2 |
|---|
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| 3399 | #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_ADDR_HI_BASE_IDX 3 |
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| 3400 | #define mmRCC_DEV0_EPF0_VF3_GFXMSIX_VECT2_MSG_DATA 0x040a |
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| 3413 | #define mmBIF_BX_DEV0_EPF0_VF4_MM_DATA_BASE_IDX 0 |
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| 3415 | #define mmBIF_BX_DEV0_EPF0_VF4_MM_INDEX_HI_BASE_IDX 0 |
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| 3418 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf4_BIFPFVFDEC1 |
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| 3423 | #define mmRCC_DEV0_EPF0_VF4_RCC_DOORBELL_APER_EN_BASE_IDX 2 |
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|---|
| 3425 | #define mmRCC_DEV0_EPF0_VF4_RCC_CONFIG_MEMSIZE_BASE_IDX 2 |
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| 3439 | #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
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| 3441 | #define mmBIF_BX_DEV0_EPF0_VF4_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX 2 |
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| 3517 | #define mmBIF_BX_DEV0_EPF0_VF5_MM_INDEX_HI_BASE_IDX 0 |
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|---|
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| 3520 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf5_BIFPFVFDEC1 |
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| 3521 | // base address: 0x0 |
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| 3531 | #define mmRCC_DEV0_EPF0_VF5_RCC_IOV_FUNC_IDENTIFIER_BASE_IDX 2 |
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|---|
| 3534 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf5_BIFPFVFDEC1 |
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| 3549 | #define mmBIF_BX_DEV0_EPF0_VF5_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
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|---|
| 3551 | #define mmBIF_BX_DEV0_EPF0_VF5_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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| 3561 | #define mmBIF_BX_DEV0_EPF0_VF5_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX 2 |
|---|
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|---|
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| 3622 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf6_BIFPFVFDEC1 |
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| 3623 | // base address: 0x0 |
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| 3624 | #define mmRCC_DEV0_EPF0_VF6_RCC_ERR_LOG 0x0085 |
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| 3745 | #define mmBIF_BX_DEV0_EPF0_VF7_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX 2 |
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| 3753 | #define mmBIF_BX_DEV0_EPF0_VF7_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX 2 |
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| 3781 | #define mmBIF_BX_DEV0_EPF0_VF7_MAILBOX_INT_CNTL_BASE_IDX 2 |
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| 3783 | #define mmBIF_BX_DEV0_EPF0_VF7_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 3784 | |
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| 3785 | |
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| 3786 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf7_BIFDEC2 |
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| 3787 | // base address: 0x0 |
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| 3810 | #define mmRCC_DEV0_EPF0_VF7_GFXMSIX_VECT2_CONTROL 0x040b |
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| 3987 | #define mmBIF_BX_DEV0_EPF0_VF9_BIF_VMHV_MAILBOX_BASE_IDX 2 |
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| 3990 | // addressBlock: nbio_nbif0_rcc_dev0_epf0_vf9_BIFDEC2 |
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| 4146 | // addressBlock: nbio_nbif0_bif_bx_dev0_epf0_vf11_BIFPFVFDEC1 |
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|---|
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|---|
| 4163 | #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_REQ_BASE_IDX 2 |
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|---|
| 4165 | #define mmBIF_BX_DEV0_EPF0_VF11_GPU_HDP_FLUSH_DONE_BASE_IDX 2 |
|---|
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|---|
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|---|
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| 4537 | #define mmBIF_BX_DEV0_EPF0_VF15_MM_INDEX_HI_BASE_IDX 0 |
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