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| 20 | */ |
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| 21 | #ifndef _dpcs_2_1_0_OFFSET_HEADER |
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| 22 | #define |
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|---|
| 463 | #define mmDPCSTX4_DPCSTX_TX_CNTL_BASE_IDX 2 |
|---|
| 464 | #define mmDPCSTX4_DPCSTX_CBUS_CNTL 0x2c8a |
|---|
| 465 | #define mmDPCSTX4_DPCSTX_CBUS_CNTL_BASE_IDX 2 |
|---|
| 466 | #define mmDPCSTX4_DPCSTX_INTERRUPT_CNTL 0x2c8b |
|---|
| 467 | #define mmDPCSTX4_DPCSTX_INTERRUPT_CNTL_BASE_IDX 2 |
|---|
| 468 | #define mmDPCSTX4_DPCSTX_PLL_UPDATE_ADDR 0x2c8c |
|---|
| 469 | #define mmDPCSTX4_DPCSTX_PLL_UPDATE_ADDR_BASE_IDX 2 |
|---|
| 470 | #define mmDPCSTX4_DPCSTX_PLL_UPDATE_DATA 0x2c8d |
|---|
| 471 | #define mmDPCSTX4_DPCSTX_PLL_UPDATE_DATA_BASE_IDX 2 |
|---|
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|---|
| 473 | #define mmDPCSTX4_DPCSTX_DEBUG_CONFIG_BASE_IDX 2 |
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|---|
| 475 | |
|---|
| 476 | // addressBlock: dpcssys_dpcs0_rdpcstx4_dispdec |
|---|
| 477 | // base address: 0xd80 |
|---|
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|---|
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| 481 | #define mmRDPCSTX4_RDPCSTX_CLOCK_CNTL_BASE_IDX 2 |
|---|
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|---|
| 485 | #define mmRDPCSTX4_RDPCSTX_PLL_UPDATE_DATA_BASE_IDX 2 |
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| 487 | #define mmRDPCSTX4_RDPCS_TX_CR_ADDR_BASE_IDX 2 |
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| 491 | #define mmRDPCSTX4_RDPCS_TX_SRAM_CNTL_BASE_IDX 2 |
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| 492 | #define mmRDPCSTX4_RDPCSTX_SCRATCH 0x2c97 |
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| 497 | #define mmRDPCSTX4_RDPCSTX_CNTL2_BASE_IDX 2 |
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|---|
| 499 | #define mmRDPCSTX4_RDPCSTX_DMCU_DPALT_DIS_BLOCK_REG_BASE_IDX 2 |
|---|
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| 505 | #define mmRDPCSTX4_RDPCSTX_PHY_CNTL1_BASE_IDX 2 |
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| 541 | #define mmRDPCSTX4_RDPCSTX_PHY_RX_LD_VAL_BASE_IDX 2 |
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| 551 | #define mmRDPCSTX4_RDPCSTX_PHY_CNTL16_BASE_IDX 2 |
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| 553 | #define mmRDPCSTX4_RDPCSTX_PHY_CNTL17_BASE_IDX 2 |
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| 555 | #define mmRDPCSTX4_RDPCSTX_DEBUG_CONFIG2_BASE_IDX 2 |
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| 556 | |
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| 557 | |
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| 558 | // addressBlock: dpcssys_dpcssys_cr4_dispdec |
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| 559 | // base address: 0xd80 |
|---|
| 560 | #define mmDPCSSYS_CR4_DPCSSYS_CR_ADDR 0x2c94 |
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| 561 | #define mmDPCSSYS_CR4_DPCSSYS_CR_ADDR_BASE_IDX 2 |
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| 562 | #define mmDPCSSYS_CR4_DPCSSYS_CR_DATA 0x2c95 |
|---|
| 563 | #define mmDPCSSYS_CR4_DPCSSYS_CR_DATA_BASE_IDX 2 |
|---|
| 564 | |
|---|
| 565 | #endif |
|---|
| 566 | |
|---|
