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| 315 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_RST_ADPT_CFG 0x116a |
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| 319 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_TAP1_STATUS 0x116e |
|---|
| 320 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_TAP2_STATUS 0x116f |
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|---|
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|---|
| 325 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST 0x1177 |
|---|
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|---|
| 327 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL 0x1179 |
|---|
| 328 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_ADPT_RESET 0x117a |
|---|
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| 332 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_CR_BANK_ADDR 0x117e |
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| 333 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_ADPTCTL_CR_BANK_DATA 0x117f |
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| 334 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_LD_VAL_1 0x1180 |
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| 338 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CTL0 0x1184 |
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|---|
| 341 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_0 0x1187 |
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| 342 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CNT_1 0x1188 |
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|---|
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|---|
| 352 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_MATCH_CTL5 0x1192 |
|---|
| 353 | #define ixDPCSSYS_CR0_LANE1_DIG_RX_STAT_STAT_CTL2 0x1193 |
|---|
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|---|
| 370 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_1 0x11ac |
|---|
| 371 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_2 0x11ad |
|---|
| 372 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_CAL 0x11ae |
|---|
| 373 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_DAC_CTRL 0x11af |
|---|
| 374 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_DAC_CTRL_OVRD 0x11b0 |
|---|
| 375 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_DAC_CTRL_SEL 0x11b1 |
|---|
| 376 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_AFE_ATT_VGA 0x11b2 |
|---|
| 377 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_AFE_CTLE 0x11b3 |
|---|
| 378 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_SCOPE 0x11b4 |
|---|
| 379 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_SLICER_CTRL 0x11b5 |
|---|
| 380 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST 0x11b6 |
|---|
| 381 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_IQ_SENSE_EN 0x11b7 |
|---|
| 382 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN 0x11b8 |
|---|
| 383 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE 0x11b9 |
|---|
| 384 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK 0x11ba |
|---|
| 385 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_STATUS_0 0x11bb |
|---|
| 386 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_STATUS_1 0x11bc |
|---|
| 387 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_TERM_CODE_OVRD_OUT 0x11bd |
|---|
| 388 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT 0x11be |
|---|
| 389 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_MPHY_OVRD_OUT 0x11bf |
|---|
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|---|
| 391 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_SIGDET_OVRD_OUT_2 0x11c1 |
|---|
| 392 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT 0x11c2 |
|---|
| 393 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 0x11c3 |
|---|
| 394 | #define ixDPCSSYS_CR0_LANE1_DIG_ANA_TX_OVRD_OUT_2 0x11c4 |
|---|
| 395 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_OVRD_MEAS 0x11e0 |
|---|
| 396 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_PWR_OVRD 0x11e1 |
|---|
| 397 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_ALT_BUS 0x11e2 |
|---|
| 398 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_ATB1 0x11e3 |
|---|
| 399 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_ATB2 0x11e4 |
|---|
| 400 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_DCC_DAC 0x11e5 |
|---|
| 401 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_DCC_CTRL1 0x11e6 |
|---|
| 402 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_TERM_CODE 0x11e7 |
|---|
| 403 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_TERM_CODE_CTRL 0x11e8 |
|---|
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|---|
| 405 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_MISC1 0x11ea |
|---|
| 406 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_MISC2 0x11eb |
|---|
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|---|
| 408 | #define ixDPCSSYS_CR0_LANE1_ANA_TX_RESERVED4 0x11ef |
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|---|
| 410 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_CLK_2 0x11f1 |
|---|
| 411 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_CDR_DES 0x11f2 |
|---|
| 412 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_SLC_CTRL 0x11f3 |
|---|
| 413 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_PWR_CTRL1 0x11f4 |
|---|
| 414 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_PWR_CTRL2 0x11f5 |
|---|
| 415 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_SQ 0x11f6 |
|---|
| 416 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_CAL1 0x11f7 |
|---|
| 417 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_CAL2 0x11f8 |
|---|
| 418 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_ATB_REGREF 0x11f9 |
|---|
| 419 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_ATB_MEAS1 0x11fa |
|---|
| 420 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_ATB_MEAS2 0x11fb |
|---|
| 421 | #define ixDPCSSYS_CR0_LANE1_ANA_RX_ATB_MEAS3 0x11fc |
|---|
| 422 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_LANE_OVRD_IN 0x1200 |
|---|
| 423 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_0 0x1201 |
|---|
| 424 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_1 0x1202 |
|---|
| 425 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_2 0x1203 |
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| 426 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_3 0x1204 |
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| 427 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_4 0x1205 |
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| 428 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_OUT 0x1206 |
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| 429 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_0 0x1207 |
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| 430 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_1 0x1208 |
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| 431 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_2 0x1209 |
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|---|
| 433 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_4 0x120b |
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| 434 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_5 0x120c |
|---|
| 435 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_0 0x120d |
|---|
| 436 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_1 0x120e |
|---|
| 437 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_OUT_0 0x120f |
|---|
| 438 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_LANE_ASIC_IN 0x1210 |
|---|
| 439 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_ASIC_IN_0 0x1211 |
|---|
| 440 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_ASIC_IN_1 0x1212 |
|---|
| 441 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_ASIC_IN_2 0x1213 |
|---|
| 442 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_ASIC_OUT 0x1214 |
|---|
| 443 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_ASIC_IN_0 0x1215 |
|---|
| 444 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_ASIC_IN_1 0x1216 |
|---|
| 445 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_0 0x1217 |
|---|
| 446 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_1 0x1218 |
|---|
| 447 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 0x1219 |
|---|
| 448 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 0x121a |
|---|
| 449 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_ASIC_OUT_0 0x121b |
|---|
| 450 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_RX_OVRD_IN_6 0x121c |
|---|
| 451 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_IN_5 0x121d |
|---|
| 452 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_TX_OVRD_OUT_1 0x121e |
|---|
| 453 | #define ixDPCSSYS_CR0_LANE2_DIG_ASIC_OCLA 0x121f |
|---|
| 454 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0 0x1220 |
|---|
| 455 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0S 0x1221 |
|---|
| 456 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P1 0x1222 |
|---|
| 457 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P2 0x1223 |
|---|
| 458 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 0x1224 |
|---|
| 459 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 0x1225 |
|---|
| 460 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 0x1226 |
|---|
| 461 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 0x1227 |
|---|
| 462 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 0x1228 |
|---|
| 463 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 0x1229 |
|---|
| 464 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR 0x122a |
|---|
| 465 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_DATA 0x122b |
|---|
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|---|
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|---|
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|---|
| 469 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_DAC_ACK 0x122f |
|---|
| 470 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_PWRCTL_DCC_DAC_ADDR 0x1230 |
|---|
| 471 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_CLK_ALIGN_TX_CTL_0 0x1231 |
|---|
| 472 | #define ixDPCSSYS_CR0_LANE2_DIG_TX_LBERT_CTL 0x1232 |
|---|
| 473 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0 0x1240 |
|---|
| 474 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0S 0x1241 |
|---|
| 475 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P1 0x1242 |
|---|
| 476 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P2 0x1243 |
|---|
| 477 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 0x1245 |
|---|
| 478 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 0x1246 |
|---|
| 479 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 0x1247 |
|---|
| 480 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 0x1248 |
|---|
| 481 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 0x1249 |
|---|
| 482 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 0x124a |
|---|
| 483 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 0x124b |
|---|
| 484 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 0x124c |
|---|
| 485 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_0 0x124d |
|---|
| 486 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_1 0x124e |
|---|
| 487 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_2 0x124f |
|---|
| 488 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_RX_ALIGN_XAUI_COMM_MASK 0x1250 |
|---|
| 489 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_LBERT_CTL 0x1251 |
|---|
| 490 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_LBERT_ERR 0x1252 |
|---|
| 491 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_0 0x1253 |
|---|
| 492 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_1 0x1254 |
|---|
| 493 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_2 0x1255 |
|---|
| 494 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_3 0x1256 |
|---|
| 495 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_CDR_CTL_4 0x1257 |
|---|
| 496 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_CDR_STAT 0x1258 |
|---|
| 497 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_DPLL_FREQ 0x1259 |
|---|
| 498 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_DPLL_FREQ_BOUND_0 0x125a |
|---|
| 499 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_DPLL_FREQ_BOUND_1 0x125b |
|---|
| 500 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_0 0x1260 |
|---|
| 501 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_1 0x1261 |
|---|
| 502 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_2 0x1262 |
|---|
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|---|
| 504 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_4 0x1264 |
|---|
| 505 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_5 0x1265 |
|---|
| 506 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_6 0x1266 |
|---|
| 507 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_7 0x1267 |
|---|
| 508 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_8 0x1268 |
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| 509 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_9 0x1269 |
|---|
| 510 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_RST_ADPT_CFG 0x126a |
|---|
| 511 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ATT_STATUS 0x126b |
|---|
| 512 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_VGA_STATUS 0x126c |
|---|
| 513 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_CTLE_STATUS 0x126d |
|---|
| 514 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_TAP1_STATUS 0x126e |
|---|
| 515 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_TAP2_STATUS 0x126f |
|---|
| 516 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST 0x1273 |
|---|
| 517 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST 0x1274 |
|---|
| 518 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN 0x1275 |
|---|
| 519 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD 0x1276 |
|---|
| 520 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST 0x1277 |
|---|
| 521 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST 0x1278 |
|---|
| 522 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL 0x1279 |
|---|
| 523 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_ADPT_RESET 0x127a |
|---|
| 524 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 0x127b |
|---|
| 525 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 0x127c |
|---|
| 526 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 0x127d |
|---|
| 527 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_CR_BANK_ADDR 0x127e |
|---|
| 528 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_ADPTCTL_CR_BANK_DATA 0x127f |
|---|
| 529 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_LD_VAL_1 0x1280 |
|---|
| 530 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_DATA_MSK 0x1281 |
|---|
| 531 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL0 0x1282 |
|---|
| 532 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL1 0x1283 |
|---|
| 533 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CTL0 0x1284 |
|---|
| 534 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CTL1 0x1285 |
|---|
| 535 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_SMPL_CNT1 0x1286 |
|---|
| 536 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_0 0x1287 |
|---|
| 537 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_1 0x1288 |
|---|
| 538 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_2 0x1289 |
|---|
| 539 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_3 0x128a |
|---|
| 540 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_4 0x128b |
|---|
| 541 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_5 0x128c |
|---|
| 542 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CNT_6 0x128d |
|---|
| 543 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_CAL_COMP_CLK_CTL 0x128e |
|---|
| 544 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL2 0x128f |
|---|
| 545 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL3 0x1290 |
|---|
| 546 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL4 0x1291 |
|---|
| 547 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_MATCH_CTL5 0x1292 |
|---|
| 548 | #define ixDPCSSYS_CR0_LANE2_DIG_RX_STAT_STAT_CTL2 0x1293 |
|---|
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|---|
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|---|
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|---|
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| 650 | #define ixDPCSSYS_CR0_LANE3_DIG_TX_CLK_ALIGN_TX_CTL_0 0x1331 |
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|---|
| 657 | #define ixDPCSSYS_CR0_LANE3_DIG_RX_STAT_STAT_CTL1 0x1385 |
|---|
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|---|
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|---|
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|---|
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| 679 | #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_3 0x13a6 |
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| 682 | #define ixDPCSSYS_CR0_LANE3_DIG_ANA_STATUS_0 0x13bb |
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| 685 | #define ixDPCSSYS_CR0_LANE3_DIG_ANA_TX_OVRD_OUT_2 0x13c4 |
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| 686 | #define ixDPCSSYS_CR0_LANE3_ANA_TX_OVRD_MEAS 0x13e0 |
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| 689 | #define ixDPCSSYS_CR0_LANE3_ANA_TX_ATB1 0x13e3 |
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| 705 | #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLB_BW_OVRD_IN 0x2005 |
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| 706 | #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_0 0x2006 |
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| 707 | #define ixDPCSSYS_CR0_RAWCMN_DIG_LANE_FSM_OP_XTND 0x2007 |
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|---|
| 709 | #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_1 0x2009 |
|---|
| 710 | #define ixDPCSSYS_CR0_RAWCMN_DIG_CMN_CTL_1 0x200a |
|---|
| 711 | #define ixDPCSSYS_CR0_RAWCMN_DIG_MPLL_STATE_CTL 0x200b |
|---|
| 712 | #define ixDPCSSYS_CR0_RAWCMN_DIG_TX_CAL_CODE 0x200c |
|---|
| 713 | #define ixDPCSSYS_CR0_RAWCMN_DIG_SRAM_INIT_DONE 0x200d |
|---|
| 714 | #define ixDPCSSYS_CR0_RAWCMN_DIG_OCLA 0x200e |
|---|
| 715 | #define ixDPCSSYS_CR0_RAWCMN_DIG_SUP_ANA_OVRD 0x200f |
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| 716 | #define ixDPCSSYS_CR0_RAWCMN_DIG_PCS_RAW_ID_CODE 0x2010 |
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| 717 | #define ixDPCSSYS_CR0_RAWCMN_DIG_FW_ID_CODE_1 0x2011 |
|---|
| 718 | #define ixDPCSSYS_CR0_RAWCMN_DIG_FW_ID_CODE_2 0x2012 |
|---|
| 719 | #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_0 0x2020 |
|---|
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|---|
| 721 | #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_0 0x2022 |
|---|
| 722 | #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_1 0x2023 |
|---|
| 723 | #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_1 0x2024 |
|---|
| 724 | #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_1 0x2025 |
|---|
| 725 | #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_RX_VAL_2 0x2026 |
|---|
| 726 | #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXDN_VAL_2 0x2027 |
|---|
| 727 | #define ixDPCSSYS_CR0_RAWCMN_DIG_AON_CMN_RTUNE_TXUP_VAL_2 0x2028 |
|---|
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|---|
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|---|
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|---|
| 1114 | #define ixDPCSSYS_CR0_RAWLANE2_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL 0x32a2 |
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|---|
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| 1120 | #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN_1 0x32c2 |
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| 1121 | #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_MASTER_MPLL_LOOP 0x32c3 |
|---|
| 1122 | #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_1 0x32c4 |
|---|
| 1123 | #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_2 0x32c5 |
|---|
| 1124 | #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_3 0x32c6 |
|---|
| 1125 | #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_2 0x32c7 |
|---|
| 1126 | #define ixDPCSSYS_CR0_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN_2 0x32c8 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 1145 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_TXPRE_DIR 0x3312 |
|---|
| 1146 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_TXMAIN_DIR 0x3313 |
|---|
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| 1148 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_LANE_NUMBER 0x3315 |
|---|
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|---|
| 1152 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN 0x3319 |
|---|
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|---|
| 1154 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TXRX_TERM_CTRL_IN 0x331b |
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| 1155 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_1 0x331c |
|---|
| 1156 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_1 0x331d |
|---|
| 1157 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_2 0x331e |
|---|
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|---|
| 1159 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FSM_OVRD_CTL 0x3320 |
|---|
| 1160 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_MEM_ADDR_MON 0x3321 |
|---|
| 1161 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_STATUS_MON 0x3322 |
|---|
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|---|
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|---|
| 1164 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_AFE_CAL 0x3325 |
|---|
| 1165 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_DFE_CAL 0x3326 |
|---|
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|---|
| 1167 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_REFLVL_CAL 0x3328 |
|---|
| 1168 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_IQ_CAL 0x3329 |
|---|
| 1169 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_AFE_ADAPT 0x332a |
|---|
| 1170 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_DFE_ADAPT 0x332b |
|---|
| 1171 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_SUP 0x332c |
|---|
| 1172 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_TX_CMN_MODE 0x332d |
|---|
| 1173 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_TX_RXDET 0x332e |
|---|
| 1174 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_PWRUP 0x332f |
|---|
| 1175 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_VCO_WAIT 0x3330 |
|---|
| 1176 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_VCO_CAL 0x3331 |
|---|
| 1177 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_CMNCAL_MPLL_STATUS 0x3332 |
|---|
| 1178 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_CAL_ADAPT 0x3333 |
|---|
| 1179 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_ADAPT 0x3334 |
|---|
| 1180 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_DATA_CAL 0x3335 |
|---|
| 1181 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_PHASE_CAL 0x3336 |
|---|
| 1182 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_RX_CONT_AFE_CAL 0x3337 |
|---|
| 1183 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_FAST_FLAGS 0x3338 |
|---|
| 1184 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_CR_LOCK 0x3339 |
|---|
| 1185 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_TX_DCC_FLAGS 0x333a |
|---|
| 1186 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_TX_DCC_STATUS 0x333b |
|---|
| 1187 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_OCLA 0x333c |
|---|
| 1188 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_TX_EQ_UPDATE_FLAG 0x333d |
|---|
| 1189 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_CMNCAL_RCAL_STATUS 0x333e |
|---|
| 1190 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_FSM_RX_IQ_PHASE_OFFSET 0x333f |
|---|
| 1191 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RESET_RTN_REQ 0x3340 |
|---|
| 1192 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ 0x3341 |
|---|
| 1193 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ 0x3342 |
|---|
| 1194 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ 0x3343 |
|---|
| 1195 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ 0x3344 |
|---|
| 1196 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ 0x3345 |
|---|
| 1197 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ 0x3346 |
|---|
| 1198 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ_CLR 0x3347 |
|---|
| 1199 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ_CLR 0x3348 |
|---|
| 1200 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ_CLR 0x3349 |
|---|
| 1201 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR 0x334a |
|---|
| 1202 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR 0x334b |
|---|
| 1203 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR 0x334c |
|---|
| 1204 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK 0x334d |
|---|
| 1205 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK_2 0x334e |
|---|
| 1206 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ 0x334f |
|---|
| 1207 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR 0x3350 |
|---|
| 1208 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ 0x3351 |
|---|
| 1209 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ 0x3352 |
|---|
| 1210 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR 0x3353 |
|---|
| 1211 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR 0x3354 |
|---|
| 1212 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ 0x3355 |
|---|
| 1213 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR 0x3356 |
|---|
| 1214 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_DCC_ONDMD_IRQ 0x3357 |
|---|
| 1215 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_TX_RESET_IRQ 0x3358 |
|---|
| 1216 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_TX_REQ_IRQ 0x3359 |
|---|
| 1217 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_TX_RESET_IRQ_CLR 0x335a |
|---|
| 1218 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_IRQ_CTL_TX_REQ_IRQ_CLR 0x335b |
|---|
| 1219 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_LANE_OVRD_IN 0x3360 |
|---|
| 1220 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_LANE_OVRD_OUT 0x3361 |
|---|
| 1221 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_SUP_OVRD_IN 0x3362 |
|---|
| 1222 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_SUP_PMA_IN 0x3363 |
|---|
| 1223 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_TX_OVRD_OUT 0x3364 |
|---|
| 1224 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_TX_PMA_IN 0x3365 |
|---|
| 1225 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_RX_OVRD_OUT 0x3366 |
|---|
| 1226 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_RX_PMA_IN 0x3367 |
|---|
| 1227 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_LANE_RTUNE_CTL 0x3368 |
|---|
| 1228 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_SUP_PMA_IN_1 0x3369 |
|---|
| 1229 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_MPHY_OVRD_IN 0x336a |
|---|
| 1230 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_MPHY_OVRD_OUT 0x336b |
|---|
| 1231 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PMA_XF_RX_ADAPT_OVRD_OUT 0x336c |
|---|
| 1232 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_TX_FSM_CTL 0x3380 |
|---|
| 1233 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_TX_CLK_CTL 0x3381 |
|---|
| 1234 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_TX_DCC_CONT_STATUS 0x3382 |
|---|
| 1235 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_OCLA 0x3383 |
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| 1236 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_TX_CTL_UPCS_OCLA 0x3384 |
|---|
| 1237 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_RX_FSM_CTL 0x33a0 |
|---|
| 1238 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_RX_LOS_MASK_CTL 0x33a1 |
|---|
| 1239 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL 0x33a2 |
|---|
| 1240 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_RX_CTL_OFFCAN_CONT_STATUS 0x33a3 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 1247 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_ATE_RX_OVRD_IN_1 0x33c4 |
|---|
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|---|
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|---|
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|---|
| 1251 | #define ixDPCSSYS_CR0_RAWLANE3_DIG_PCS_XF_TX_OVRD_IN_2 0x33c8 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 1273 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_MPLLB_COARSE_TUNE 0x4015 |
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| 1274 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_INIT_PWRUP_DONE 0x4016 |
|---|
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|---|
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|---|
| 1277 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_CTLE 0x4019 |
|---|
| 1278 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP1 0x401a |
|---|
| 1279 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADAPT_DONE 0x401b |
|---|
| 1280 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_FAST_FLAGS 0x401c |
|---|
| 1281 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP2 0x401d |
|---|
| 1282 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP3 0x401e |
|---|
| 1283 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP4 0x401f |
|---|
| 1284 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP5 0x4020 |
|---|
| 1285 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SLICER_CTRL_EVEN 0x4021 |
|---|
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|---|
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|---|
| 1288 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_0 0x4024 |
|---|
| 1289 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_1 0x4025 |
|---|
| 1290 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_2 0x4026 |
|---|
| 1291 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_3 0x4027 |
|---|
| 1292 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_4 0x4028 |
|---|
| 1293 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_5 0x4029 |
|---|
| 1294 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_6 0x402a |
|---|
| 1295 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_ADPT_CTL_7 0x402b |
|---|
| 1296 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_MPLL_DISABLE 0x402c |
|---|
| 1297 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_FAST_FLAGS_2 0x402d |
|---|
| 1298 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_LANE_CMNCAL_RCAL_STATUS 0x402e |
|---|
| 1299 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_TXRX_OVRD_IN 0x402f |
|---|
| 1300 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_LOS_MASK_CTL 0x4030 |
|---|
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|---|
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|---|
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|---|
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|---|
| 1305 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_OVRD_OUT_3 0x4035 |
|---|
| 1306 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SIGDET_CAL 0x4036 |
|---|
| 1307 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SIGDET_HF_CODE 0x4037 |
|---|
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|---|
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|---|
| 1310 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_CAL_IOFF_CODE 0x403a |
|---|
| 1311 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_CAL_ICONST_CODE 0x403b |
|---|
| 1312 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_CAL_VREFGEN_CODE 0x403c |
|---|
| 1313 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_0 0x403d |
|---|
| 1314 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_0 0x403e |
|---|
| 1315 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_0 0x403f |
|---|
| 1316 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_0 0x4040 |
|---|
| 1317 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_1 0x4041 |
|---|
| 1318 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_1 0x4042 |
|---|
| 1319 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_1 0x4043 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 1326 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_SIGDET_OUT_IN 0x404a |
|---|
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|---|
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|---|
| 1329 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_FW_CALIB_CONFIG 0x404d |
|---|
| 1330 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_LANE_XCVR_MODE_OVRD_IN 0x404e |
|---|
| 1331 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_LANE_XCVR_MODE_IN 0x404f |
|---|
| 1332 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_RX_SIGDET_CONFIG 0x4050 |
|---|
| 1333 | #define ixDPCSSYS_CR0_RAWAONLANE0_DIG_TX_DCC_CONFIG 0x4051 |
|---|
| 1334 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_AFE_ATT_IDAC_OFST 0x4100 |
|---|
| 1335 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_AFE_CTLE_IDAC_OFST 0x4101 |
|---|
| 1336 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_IQ 0x4102 |
|---|
| 1337 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADAPT_FOM 0x4103 |
|---|
| 1338 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_SUMMER_ODD_IDAC_OFST 0x4104 |
|---|
| 1339 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_PHASE_EVEN_VDAC_OFST 0x4105 |
|---|
| 1340 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_PHASE_ODD_VDAC_OFST 0x4106 |
|---|
| 1341 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_EVEN_REF_LVL 0x4107 |
|---|
| 1342 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_ODD_REF_LVL 0x4108 |
|---|
| 1343 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_PHSADJ_LIN 0x4109 |
|---|
| 1344 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_PHSADJ_MAP 0x410a |
|---|
| 1345 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST 0x410b |
|---|
| 1346 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST 0x410c |
|---|
| 1347 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST 0x410d |
|---|
| 1348 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_DATA_ODD_LOW_VDAC_OFST 0x410e |
|---|
| 1349 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_BYPASS_EVEN_VDAC_OFST 0x410f |
|---|
| 1350 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_BYPASS_ODD_VDAC_OFST 0x4110 |
|---|
| 1351 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_ERROR_EVEN_VDAC_OFST 0x4111 |
|---|
| 1352 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_DFE_ERROR_ODD_VDAC_OFST 0x4112 |
|---|
| 1353 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_IQ_PHASE_ADJUST 0x4113 |
|---|
| 1354 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_MPLLA_COARSE_TUNE 0x4114 |
|---|
| 1355 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_MPLLB_COARSE_TUNE 0x4115 |
|---|
| 1356 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_INIT_PWRUP_DONE 0x4116 |
|---|
| 1357 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_ATT 0x4117 |
|---|
| 1358 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_VGA 0x4118 |
|---|
| 1359 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_CTLE 0x4119 |
|---|
| 1360 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP1 0x411a |
|---|
| 1361 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADAPT_DONE 0x411b |
|---|
| 1362 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_FAST_FLAGS 0x411c |
|---|
| 1363 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP2 0x411d |
|---|
| 1364 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP3 0x411e |
|---|
| 1365 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP4 0x411f |
|---|
| 1366 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP5 0x4120 |
|---|
| 1367 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SLICER_CTRL_EVEN 0x4121 |
|---|
| 1368 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SLICER_CTRL_ODD 0x4122 |
|---|
| 1369 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_LANE_CMNCAL_MPLL_STATUS 0x4123 |
|---|
| 1370 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_0 0x4124 |
|---|
| 1371 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_1 0x4125 |
|---|
| 1372 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_2 0x4126 |
|---|
| 1373 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_3 0x4127 |
|---|
| 1374 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_4 0x4128 |
|---|
| 1375 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_5 0x4129 |
|---|
| 1376 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_6 0x412a |
|---|
| 1377 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_ADPT_CTL_7 0x412b |
|---|
| 1378 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_MPLL_DISABLE 0x412c |
|---|
| 1379 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_FAST_FLAGS_2 0x412d |
|---|
| 1380 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_LANE_CMNCAL_RCAL_STATUS 0x412e |
|---|
| 1381 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_TXRX_OVRD_IN 0x412f |
|---|
| 1382 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_LOS_MASK_CTL 0x4130 |
|---|
| 1383 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_FILT_CTRL 0x4131 |
|---|
| 1384 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_STATS 0x4132 |
|---|
| 1385 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_OVRD_OUT_1 0x4133 |
|---|
| 1386 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_OVRD_OUT_2 0x4134 |
|---|
| 1387 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_OVRD_OUT_3 0x4135 |
|---|
| 1388 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_CAL 0x4136 |
|---|
| 1389 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_HF_CODE 0x4137 |
|---|
| 1390 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_SIGDET_LF_CODE 0x4138 |
|---|
| 1391 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_VREFGEN_EN 0x4139 |
|---|
| 1392 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_CAL_IOFF_CODE 0x413a |
|---|
| 1393 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_CAL_ICONST_CODE 0x413b |
|---|
| 1394 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_CAL_VREFGEN_CODE 0x413c |
|---|
| 1395 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_ICM_CODE_0 0x413d |
|---|
| 1396 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_IDF_CODE_0 0x413e |
|---|
| 1397 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_QCM_CODE_0 0x413f |
|---|
| 1398 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_QDF_CODE_0 0x4140 |
|---|
| 1399 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_ICM_CODE_1 0x4141 |
|---|
| 1400 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_IDF_CODE_1 0x4142 |
|---|
| 1401 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_QCM_CODE_1 0x4143 |
|---|
| 1402 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_RX_DCC_CAL_QDF_CODE_1 0x4144 |
|---|
| 1403 | #define ixDPCSSYS_CR0_RAWAONLANE1_DIG_TX_DCC_BANK_ADDR 0x4145 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 1485 | #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TX_DCC_BANK_ADDR 0x4245 |
|---|
| 1486 | #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TX_DCC_BANK_DATA 0x4246 |
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| 1487 | #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TX_DCC_CONT 0x4247 |
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| 1488 | #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_MPLL_BG_CTL 0x4248 |
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|---|
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|---|
| 1493 | #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_FW_CALIB_CONFIG 0x424d |
|---|
| 1494 | #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_LANE_XCVR_MODE_OVRD_IN 0x424e |
|---|
| 1495 | #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_LANE_XCVR_MODE_IN 0x424f |
|---|
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|---|
| 1497 | #define ixDPCSSYS_CR0_RAWAONLANE2_DIG_TX_DCC_CONFIG 0x4251 |
|---|
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|---|
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|---|
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|---|
| 1511 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST 0x430d |
|---|
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|---|
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|---|
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|---|
| 1515 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_DFE_ERROR_EVEN_VDAC_OFST 0x4311 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 1527 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP2 0x431d |
|---|
| 1528 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP3 0x431e |
|---|
| 1529 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP4 0x431f |
|---|
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|---|
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|---|
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|---|
| 1533 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_LANE_CMNCAL_MPLL_STATUS 0x4323 |
|---|
| 1534 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_0 0x4324 |
|---|
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|---|
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|---|
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|---|
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| 1539 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_5 0x4329 |
|---|
| 1540 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_6 0x432a |
|---|
| 1541 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_ADPT_CTL_7 0x432b |
|---|
| 1542 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_MPLL_DISABLE 0x432c |
|---|
| 1543 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FAST_FLAGS_2 0x432d |
|---|
| 1544 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_LANE_CMNCAL_RCAL_STATUS 0x432e |
|---|
| 1545 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TXRX_OVRD_IN 0x432f |
|---|
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|---|
| 1547 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SIGDET_FILT_CTRL 0x4331 |
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| 1548 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_STATS 0x4332 |
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| 1549 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_OVRD_OUT_1 0x4333 |
|---|
| 1550 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_OVRD_OUT_2 0x4334 |
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|---|
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| 1559 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_ICM_CODE_0 0x433d |
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|---|
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|---|
| 1566 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_DCC_CAL_QDF_CODE_1 0x4344 |
|---|
| 1567 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TX_DCC_BANK_ADDR 0x4345 |
|---|
| 1568 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TX_DCC_BANK_DATA 0x4346 |
|---|
| 1569 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_TX_DCC_CONT 0x4347 |
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| 1570 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_MPLL_BG_CTL 0x4348 |
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| 1571 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_SIGDET_OUT_OVRD 0x4349 |
|---|
| 1572 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_SIGDET_OUT_IN 0x434a |
|---|
| 1573 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FW_MM_CONFIG 0x434b |
|---|
| 1574 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FW_ADPT_CONFIG 0x434c |
|---|
| 1575 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_FW_CALIB_CONFIG 0x434d |
|---|
| 1576 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_LANE_XCVR_MODE_OVRD_IN 0x434e |
|---|
| 1577 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_LANE_XCVR_MODE_IN 0x434f |
|---|
| 1578 | #define ixDPCSSYS_CR0_RAWAONLANE3_DIG_RX_SIGDET_CONFIG 0x4350 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 1609 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP2 0x701d |
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|---|
| 1611 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP4 0x701f |
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|---|
| 1613 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SLICER_CTRL_EVEN 0x7021 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 1625 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FAST_FLAGS_2 0x702d |
|---|
| 1626 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_LANE_CMNCAL_RCAL_STATUS 0x702e |
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| 1627 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TXRX_OVRD_IN 0x702f |
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|---|
| 1629 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_FILT_CTRL 0x7031 |
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|---|
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| 1633 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_OVRD_OUT_3 0x7035 |
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| 1634 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_CAL 0x7036 |
|---|
| 1635 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_HF_CODE 0x7037 |
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|---|
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|---|
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|---|
| 1640 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_CAL_VREFGEN_CODE 0x703c |
|---|
| 1641 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_0 0x703d |
|---|
| 1642 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_0 0x703e |
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| 1643 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_0 0x703f |
|---|
| 1644 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_0 0x7040 |
|---|
| 1645 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_1 0x7041 |
|---|
| 1646 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_1 0x7042 |
|---|
| 1647 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_1 0x7043 |
|---|
| 1648 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_1 0x7044 |
|---|
| 1649 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TX_DCC_BANK_ADDR 0x7045 |
|---|
| 1650 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TX_DCC_BANK_DATA 0x7046 |
|---|
| 1651 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TX_DCC_CONT 0x7047 |
|---|
| 1652 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_MPLL_BG_CTL 0x7048 |
|---|
| 1653 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_SIGDET_OUT_OVRD 0x7049 |
|---|
| 1654 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_SIGDET_OUT_IN 0x704a |
|---|
| 1655 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FW_MM_CONFIG 0x704b |
|---|
| 1656 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FW_ADPT_CONFIG 0x704c |
|---|
| 1657 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_FW_CALIB_CONFIG 0x704d |
|---|
| 1658 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_LANE_XCVR_MODE_OVRD_IN 0x704e |
|---|
| 1659 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_LANE_XCVR_MODE_IN 0x704f |
|---|
| 1660 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_RX_SIGDET_CONFIG 0x7050 |
|---|
| 1661 | #define ixDPCSSYS_CR0_RAWAONLANEX_DIG_TX_DCC_CONFIG 0x7051 |
|---|
| 1662 | #define ixDPCSSYS_CR0_SUPX_DIG_IDCODE_LO 0x8000 |
|---|
| 1663 | #define ixDPCSSYS_CR0_SUPX_DIG_IDCODE_HI 0x8001 |
|---|
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|---|
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|---|
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|---|
| 1667 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_DIV_CLK_OVRD_IN 0x8005 |
|---|
| 1668 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_HDMI_CLK_OVRD_IN 0x8006 |
|---|
| 1669 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_0 0x8007 |
|---|
| 1670 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_1 0x8008 |
|---|
| 1671 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_2 0x8009 |
|---|
| 1672 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_PEAK_1 0x800a |
|---|
| 1673 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_PEAK_2 0x800b |
|---|
| 1674 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_STEPSIZE_1 0x800c |
|---|
| 1675 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_STEPSIZE_2 0x800d |
|---|
| 1676 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_3 0x800e |
|---|
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|---|
| 1678 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_OVRD_IN_5 0x8010 |
|---|
| 1679 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_CP_OVRD_IN 0x8011 |
|---|
| 1680 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_CP_GS_OVRD_IN 0x8012 |
|---|
| 1681 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_0 0x8013 |
|---|
| 1682 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_1 0x8014 |
|---|
| 1683 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_2 0x8015 |
|---|
| 1684 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_PEAK_1 0x8016 |
|---|
| 1685 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_PEAK_2 0x8017 |
|---|
| 1686 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_STEPSIZE_1 0x8018 |
|---|
| 1687 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_SSC_STEPSIZE_2 0x8019 |
|---|
| 1688 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_3 0x801a |
|---|
| 1689 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_4 0x801b |
|---|
| 1690 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_OVRD_IN_5 0x801c |
|---|
| 1691 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_CP_OVRD_IN 0x801d |
|---|
| 1692 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_CP_GS_OVRD_IN 0x801e |
|---|
| 1693 | #define ixDPCSSYS_CR0_SUPX_DIG_SUP_OVRD_IN 0x801f |
|---|
| 1694 | #define ixDPCSSYS_CR0_SUPX_DIG_PRESCALER_OVRD_IN 0x8020 |
|---|
| 1695 | #define ixDPCSSYS_CR0_SUPX_DIG_SUP_OVRD_OUT 0x8021 |
|---|
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|---|
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|---|
| 1698 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_1 0x8025 |
|---|
| 1699 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_2 0x8026 |
|---|
| 1700 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_3 0x8027 |
|---|
| 1701 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_4 0x8028 |
|---|
| 1702 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_5 0x8029 |
|---|
| 1703 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_ASIC_IN_6 0x802a |
|---|
| 1704 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_0 0x802b |
|---|
| 1705 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_1 0x802c |
|---|
| 1706 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_2 0x802d |
|---|
| 1707 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_3 0x802e |
|---|
| 1708 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_4 0x802f |
|---|
| 1709 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_5 0x8030 |
|---|
| 1710 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_ASIC_IN_6 0x8031 |
|---|
| 1711 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_DIV_CLK_ASIC_IN 0x8032 |
|---|
| 1712 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_HDMI_CLK_ASIC_IN 0x8033 |
|---|
| 1713 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_DIV_CLK_ASIC_IN 0x8034 |
|---|
| 1714 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_HDMI_CLK_ASIC_IN 0x8035 |
|---|
| 1715 | #define ixDPCSSYS_CR0_SUPX_DIG_ASIC_IN 0x8036 |
|---|
| 1716 | #define ixDPCSSYS_CR0_SUPX_DIG_LVL_ASIC_IN 0x8037 |
|---|
| 1717 | #define ixDPCSSYS_CR0_SUPX_DIG_BANDGAP_ASIC_IN 0x8038 |
|---|
| 1718 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_CP_ASIC_IN 0x8039 |
|---|
| 1719 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_CP_GS_ASIC_IN 0x803a |
|---|
| 1720 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_CP_ASIC_IN 0x803b |
|---|
| 1721 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_CP_GS_ASIC_IN 0x803c |
|---|
| 1722 | #define ixDPCSSYS_CR0_SUPX_ANA_PRESCALER_CTRL 0x8040 |
|---|
| 1723 | #define ixDPCSSYS_CR0_SUPX_ANA_RTUNE_CTRL 0x8041 |
|---|
| 1724 | #define ixDPCSSYS_CR0_SUPX_ANA_BG1 0x8042 |
|---|
| 1725 | #define ixDPCSSYS_CR0_SUPX_ANA_BG2 0x8043 |
|---|
| 1726 | #define ixDPCSSYS_CR0_SUPX_ANA_SWITCH_PWR_MEAS 0x8044 |
|---|
| 1727 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_OVRD 0x8061 |
|---|
| 1728 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_STAT 0x8062 |
|---|
| 1729 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE 0x8063 |
|---|
| 1730 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_LOCK 0x8064 |
|---|
| 1731 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS 0x8065 |
|---|
| 1732 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE 0x8066 |
|---|
| 1733 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_TIMERS_PCLK_STABLE_2 0x8067 |
|---|
| 1734 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_CAL 0x8068 |
|---|
| 1735 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_ANA_DAC_OUT 0x8069 |
|---|
| 1736 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLA_SSC_GEN_SPREAD_TYPE 0x806b |
|---|
| 1737 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_OVRD 0x806d |
|---|
| 1738 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_STAT 0x806e |
|---|
| 1739 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE 0x806f |
|---|
| 1740 | #define ixDPCSSYS_CR0_SUPX_DIG_MPLLB_MPLL_PWR_CTL_MPLL_TIMERS_LOCK 0x8070 |
|---|
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|---|
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| 1833 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 0x9049 |
|---|
| 1834 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 0x904a |
|---|
| 1835 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 0x904b |
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| 1862 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_RST_ADPT_CFG 0x906a |
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| 1863 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ATT_STATUS 0x906b |
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|---|
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|---|
| 1867 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_TAP2_STATUS 0x906f |
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| 1868 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST 0x9073 |
|---|
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|---|
| 1870 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN 0x9075 |
|---|
| 1871 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD 0x9076 |
|---|
| 1872 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST 0x9077 |
|---|
| 1873 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST 0x9078 |
|---|
| 1874 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL 0x9079 |
|---|
| 1875 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_ADPT_RESET 0x907a |
|---|
| 1876 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 0x907b |
|---|
| 1877 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 0x907c |
|---|
| 1878 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 0x907d |
|---|
| 1879 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_CR_BANK_ADDR 0x907e |
|---|
| 1880 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_ADPTCTL_CR_BANK_DATA 0x907f |
|---|
| 1881 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_LD_VAL_1 0x9080 |
|---|
| 1882 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_DATA_MSK 0x9081 |
|---|
| 1883 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL0 0x9082 |
|---|
| 1884 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL1 0x9083 |
|---|
| 1885 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CTL0 0x9084 |
|---|
| 1886 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CTL1 0x9085 |
|---|
| 1887 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_SMPL_CNT1 0x9086 |
|---|
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|---|
| 1889 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_1 0x9088 |
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|---|
| 1891 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_3 0x908a |
|---|
| 1892 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_4 0x908b |
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| 1893 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_5 0x908c |
|---|
| 1894 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CNT_6 0x908d |
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| 1895 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_CAL_COMP_CLK_CTL 0x908e |
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| 1896 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL2 0x908f |
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| 1897 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL3 0x9090 |
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| 1898 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL4 0x9091 |
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| 1899 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_MATCH_CTL5 0x9092 |
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| 1900 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_CTL2 0x9093 |
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| 1901 | #define ixDPCSSYS_CR0_LANEX_DIG_RX_STAT_STAT_STOP 0x9094 |
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| 1902 | #define ixDPCSSYS_CR0_LANEX_DIG_MPHY_RX_PWM_CTL 0x9095 |
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| 1903 | #define ixDPCSSYS_CR0_LANEX_DIG_MPHY_RX_TERM_LS_CTL 0x9096 |
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| 1904 | #define ixDPCSSYS_CR0_LANEX_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT 0x9097 |
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| 1907 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT 0x90a2 |
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| 1908 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_0 0x90a3 |
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| 1909 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_1 0x90a4 |
|---|
| 1910 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_2 0x90a5 |
|---|
| 1911 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_3 0x90a6 |
|---|
| 1912 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_4 0x90a7 |
|---|
| 1913 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_EQ_OVRD_OUT_5 0x90a8 |
|---|
| 1914 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_CTL_OVRD_OUT 0x90a9 |
|---|
| 1915 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_PWR_OVRD_OUT 0x90aa |
|---|
| 1916 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_0 0x90ab |
|---|
| 1917 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_1 0x90ac |
|---|
| 1918 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_2 0x90ad |
|---|
| 1919 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_CAL 0x90ae |
|---|
| 1920 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_DAC_CTRL 0x90af |
|---|
| 1921 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_DAC_CTRL_OVRD 0x90b0 |
|---|
| 1922 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_DAC_CTRL_SEL 0x90b1 |
|---|
| 1923 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_AFE_ATT_VGA 0x90b2 |
|---|
| 1924 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_AFE_CTLE 0x90b3 |
|---|
| 1925 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_SCOPE 0x90b4 |
|---|
| 1926 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_SLICER_CTRL 0x90b5 |
|---|
| 1927 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_IQ_PHASE_ADJUST 0x90b6 |
|---|
| 1928 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_IQ_SENSE_EN 0x90b7 |
|---|
| 1929 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN 0x90b8 |
|---|
| 1930 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE 0x90b9 |
|---|
| 1931 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK 0x90ba |
|---|
| 1932 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_STATUS_0 0x90bb |
|---|
| 1933 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_STATUS_1 0x90bc |
|---|
| 1934 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_TERM_CODE_OVRD_OUT 0x90bd |
|---|
| 1935 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT 0x90be |
|---|
| 1936 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_MPHY_OVRD_OUT 0x90bf |
|---|
| 1937 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_SIGDET_OVRD_OUT_1 0x90c0 |
|---|
| 1938 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_SIGDET_OVRD_OUT_2 0x90c1 |
|---|
| 1939 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_DCC_DAC_OVRD_OUT 0x90c2 |
|---|
| 1940 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 0x90c3 |
|---|
| 1941 | #define ixDPCSSYS_CR0_LANEX_DIG_ANA_TX_OVRD_OUT_2 0x90c4 |
|---|
| 1942 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_OVRD_MEAS 0x90e0 |
|---|
| 1943 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_PWR_OVRD 0x90e1 |
|---|
| 1944 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_ALT_BUS 0x90e2 |
|---|
| 1945 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_ATB1 0x90e3 |
|---|
| 1946 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_ATB2 0x90e4 |
|---|
| 1947 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_DCC_DAC 0x90e5 |
|---|
| 1948 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_DCC_CTRL1 0x90e6 |
|---|
| 1949 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_TERM_CODE 0x90e7 |
|---|
| 1950 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_TERM_CODE_CTRL 0x90e8 |
|---|
| 1951 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_OVRD_CLK 0x90e9 |
|---|
| 1952 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_MISC1 0x90ea |
|---|
| 1953 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_MISC2 0x90eb |
|---|
| 1954 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_RESERVED3 0x90ee |
|---|
| 1955 | #define ixDPCSSYS_CR0_LANEX_ANA_TX_RESERVED4 0x90ef |
|---|
| 1956 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_CLK_1 0x90f0 |
|---|
| 1957 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_CLK_2 0x90f1 |
|---|
| 1958 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_CDR_DES 0x90f2 |
|---|
| 1959 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_SLC_CTRL 0x90f3 |
|---|
| 1960 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_PWR_CTRL1 0x90f4 |
|---|
| 1961 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_PWR_CTRL2 0x90f5 |
|---|
| 1962 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_SQ 0x90f6 |
|---|
| 1963 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_CAL1 0x90f7 |
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| 1964 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_CAL2 0x90f8 |
|---|
| 1965 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_ATB_REGREF 0x90f9 |
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| 1966 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_ATB_MEAS1 0x90fa |
|---|
| 1967 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_ATB_MEAS2 0x90fb |
|---|
| 1968 | #define ixDPCSSYS_CR0_LANEX_ANA_RX_ATB_MEAS3 0x90fc |
|---|
| 1969 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN 0xe000 |
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| 1970 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_OVRD_IN_1 0xe001 |
|---|
| 1971 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_PCS_IN 0xe002 |
|---|
| 1972 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_OVRD_OUT 0xe003 |
|---|
| 1973 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TX_PCS_OUT 0xe004 |
|---|
| 1974 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN 0xe005 |
|---|
| 1975 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_1 0xe006 |
|---|
| 1976 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_2 0xe007 |
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| 1977 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_IN_3 0xe008 |
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|---|
| 1979 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_1 0xe00a |
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| 1980 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_2 0xe00b |
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| 1981 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_3 0xe00c |
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| 1982 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_IN_4 0xe00d |
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| 1983 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT 0xe00e |
|---|
| 1984 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PCS_OUT 0xe00f |
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| 1985 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_ADAPT_ACK 0xe010 |
|---|
| 1986 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_ADAPT_FOM 0xe011 |
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| 1987 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_TXPRE_DIR 0xe012 |
|---|
| 1988 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_TXMAIN_DIR 0xe013 |
|---|
| 1989 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_TXPOST_DIR 0xe014 |
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| 1990 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_LANE_NUMBER 0xe015 |
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| 1992 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RESERVED_2 0xe017 |
|---|
| 1993 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_ATE_OVRD_IN 0xe018 |
|---|
| 1994 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_EQ_DELTA_IQ_OVRD_IN 0xe019 |
|---|
| 1995 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TXRX_TERM_CTRL_OVRD_IN 0xe01a |
|---|
| 1996 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_TXRX_TERM_CTRL_IN 0xe01b |
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| 1997 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_OVRD_OUT_1 0xe01c |
|---|
| 1998 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_EQ_OVRD_IN_1 0xe01d |
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| 1999 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_EQ_OVRD_IN_2 0xe01e |
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| 2000 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PCS_XF_RX_PH2_CAL 0xe01f |
|---|
| 2001 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FSM_OVRD_CTL 0xe020 |
|---|
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| 2003 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_STATUS_MON 0xe022 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 2009 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_REFLVL_CAL 0xe028 |
|---|
| 2010 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_IQ_CAL 0xe029 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 2019 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_CMNCAL_MPLL_STATUS 0xe032 |
|---|
| 2020 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_CAL_ADAPT 0xe033 |
|---|
| 2021 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_ADAPT 0xe034 |
|---|
| 2022 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_DATA_CAL 0xe035 |
|---|
| 2023 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_PHASE_CAL 0xe036 |
|---|
| 2024 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_RX_CONT_AFE_CAL 0xe037 |
|---|
| 2025 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_FAST_FLAGS 0xe038 |
|---|
| 2026 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_CR_LOCK 0xe039 |
|---|
| 2027 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_TX_DCC_FLAGS 0xe03a |
|---|
| 2028 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_TX_DCC_STATUS 0xe03b |
|---|
| 2029 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_OCLA 0xe03c |
|---|
| 2030 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_TX_EQ_UPDATE_FLAG 0xe03d |
|---|
| 2031 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_CMNCAL_RCAL_STATUS 0xe03e |
|---|
| 2032 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_FSM_RX_IQ_PHASE_OFFSET 0xe03f |
|---|
| 2033 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RESET_RTN_REQ 0xe040 |
|---|
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|---|
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|---|
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|---|
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|---|
| 2039 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ 0xe046 |
|---|
| 2040 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_RESET_IRQ_CLR 0xe047 |
|---|
| 2041 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_REQ_IRQ_CLR 0xe048 |
|---|
| 2042 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ_CLR 0xe049 |
|---|
| 2043 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR 0xe04a |
|---|
| 2044 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR 0xe04b |
|---|
| 2045 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR 0xe04c |
|---|
| 2046 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK 0xe04d |
|---|
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| 2049 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR 0xe050 |
|---|
| 2050 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ 0xe051 |
|---|
| 2051 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ 0xe052 |
|---|
| 2052 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR 0xe053 |
|---|
| 2053 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR 0xe054 |
|---|
| 2054 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ 0xe055 |
|---|
| 2055 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR 0xe056 |
|---|
| 2056 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_DCC_ONDMD_IRQ 0xe057 |
|---|
| 2057 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ 0xe058 |
|---|
| 2058 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ 0xe059 |
|---|
| 2059 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ_CLR 0xe05a |
|---|
| 2060 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ_CLR 0xe05b |
|---|
| 2061 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_LANE_OVRD_IN 0xe060 |
|---|
| 2062 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_LANE_OVRD_OUT 0xe061 |
|---|
| 2063 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_SUP_OVRD_IN 0xe062 |
|---|
| 2064 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN 0xe063 |
|---|
| 2065 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_TX_OVRD_OUT 0xe064 |
|---|
| 2066 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_TX_PMA_IN 0xe065 |
|---|
| 2067 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_RX_OVRD_OUT 0xe066 |
|---|
| 2068 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_RX_PMA_IN 0xe067 |
|---|
| 2069 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_LANE_RTUNE_CTL 0xe068 |
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| 2070 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN_1 0xe069 |
|---|
| 2071 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_MPHY_OVRD_IN 0xe06a |
|---|
| 2072 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_MPHY_OVRD_OUT 0xe06b |
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| 2073 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_PMA_XF_RX_ADAPT_OVRD_OUT 0xe06c |
|---|
| 2074 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_TX_FSM_CTL 0xe080 |
|---|
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| 2076 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_TX_DCC_CONT_STATUS 0xe082 |
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| 2077 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_OCLA 0xe083 |
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| 2078 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_TX_CTL_UPCS_OCLA 0xe084 |
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| 2079 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_RX_FSM_CTL 0xe0a0 |
|---|
| 2080 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_RX_LOS_MASK_CTL 0xe0a1 |
|---|
| 2081 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_RX_DATA_EN_OVRD_CTL 0xe0a2 |
|---|
| 2082 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_OFFCAN_CONT_STATUS 0xe0a3 |
|---|
| 2083 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_ADAPT_CONT_STATUS 0xe0a4 |
|---|
| 2084 | #define ixDPCSSYS_CR0_RAWLANEX_DIG_RX_CTL_UPCS_OCLA 0xe0a5 |
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| 2353 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 0x114a |
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| 2380 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_9 0x1169 |
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| 2381 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_RST_ADPT_CFG 0x116a |
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| 2382 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ATT_STATUS 0x116b |
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|---|
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|---|
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|---|
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| 2389 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN 0x1175 |
|---|
| 2390 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD 0x1176 |
|---|
| 2391 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST 0x1177 |
|---|
| 2392 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST 0x1178 |
|---|
| 2393 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL 0x1179 |
|---|
| 2394 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_ADPT_RESET 0x117a |
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| 2395 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 0x117b |
|---|
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| 2399 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_ADPTCTL_CR_BANK_DATA 0x117f |
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| 2400 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_LD_VAL_1 0x1180 |
|---|
| 2401 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_DATA_MSK 0x1181 |
|---|
| 2402 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL0 0x1182 |
|---|
| 2403 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL1 0x1183 |
|---|
| 2404 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CTL0 0x1184 |
|---|
| 2405 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CTL1 0x1185 |
|---|
| 2406 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_SMPL_CNT1 0x1186 |
|---|
| 2407 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_0 0x1187 |
|---|
| 2408 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_1 0x1188 |
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| 2409 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_2 0x1189 |
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| 2410 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CNT_3 0x118a |
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| 2414 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_CAL_COMP_CLK_CTL 0x118e |
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| 2415 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL2 0x118f |
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| 2416 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL3 0x1190 |
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| 2417 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL4 0x1191 |
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| 2418 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_MATCH_CTL5 0x1192 |
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| 2419 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_CTL2 0x1193 |
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| 2420 | #define ixDPCSSYS_CR1_LANE1_DIG_RX_STAT_STAT_STOP 0x1194 |
|---|
| 2421 | #define ixDPCSSYS_CR1_LANE1_DIG_MPHY_RX_PWM_CTL 0x1195 |
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| 2422 | #define ixDPCSSYS_CR1_LANE1_DIG_MPHY_RX_TERM_LS_CTL 0x1196 |
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| 2423 | #define ixDPCSSYS_CR1_LANE1_DIG_MPHY_RX_ANA_PWM_CLK_STABLE_CNT 0x1197 |
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| 2424 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_OVRD_OUT 0x11a0 |
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| 2427 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_0 0x11a3 |
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| 2428 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_1 0x11a4 |
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| 2429 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_2 0x11a5 |
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| 2430 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_3 0x11a6 |
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| 2431 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_4 0x11a7 |
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| 2432 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_EQ_OVRD_OUT_5 0x11a8 |
|---|
| 2433 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_CTL_OVRD_OUT 0x11a9 |
|---|
| 2434 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_PWR_OVRD_OUT 0x11aa |
|---|
| 2435 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_0 0x11ab |
|---|
| 2436 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_1 0x11ac |
|---|
| 2437 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_VCO_OVRD_OUT_2 0x11ad |
|---|
| 2438 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_CAL 0x11ae |
|---|
| 2439 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_DAC_CTRL 0x11af |
|---|
| 2440 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_DAC_CTRL_OVRD 0x11b0 |
|---|
| 2441 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_DAC_CTRL_SEL 0x11b1 |
|---|
| 2442 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_AFE_ATT_VGA 0x11b2 |
|---|
| 2443 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_AFE_CTLE 0x11b3 |
|---|
| 2444 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_SCOPE 0x11b4 |
|---|
| 2445 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_SLICER_CTRL 0x11b5 |
|---|
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|---|
| 2447 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_IQ_SENSE_EN 0x11b7 |
|---|
| 2448 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN 0x11b8 |
|---|
| 2449 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_SIGNALS_CHANGES_ENABLE 0x11b9 |
|---|
| 2450 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_ANA_PHASE_ADJUST_CLK 0x11ba |
|---|
| 2451 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_STATUS_0 0x11bb |
|---|
| 2452 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_STATUS_1 0x11bc |
|---|
| 2453 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_TERM_CODE_OVRD_OUT 0x11bd |
|---|
| 2454 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_RX_TERM_CODE_CLK_OVRD_OUT 0x11be |
|---|
| 2455 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_MPHY_OVRD_OUT 0x11bf |
|---|
| 2456 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_SIGDET_OVRD_OUT_1 0x11c0 |
|---|
| 2457 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_SIGDET_OVRD_OUT_2 0x11c1 |
|---|
| 2458 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT 0x11c2 |
|---|
| 2459 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 0x11c3 |
|---|
| 2460 | #define ixDPCSSYS_CR1_LANE1_DIG_ANA_TX_OVRD_OUT_2 0x11c4 |
|---|
| 2461 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_OVRD_MEAS 0x11e0 |
|---|
| 2462 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_PWR_OVRD 0x11e1 |
|---|
| 2463 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_ALT_BUS 0x11e2 |
|---|
| 2464 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_ATB1 0x11e3 |
|---|
| 2465 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_ATB2 0x11e4 |
|---|
| 2466 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_DCC_DAC 0x11e5 |
|---|
| 2467 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_DCC_CTRL1 0x11e6 |
|---|
| 2468 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_TERM_CODE 0x11e7 |
|---|
| 2469 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_TERM_CODE_CTRL 0x11e8 |
|---|
| 2470 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_OVRD_CLK 0x11e9 |
|---|
| 2471 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_MISC1 0x11ea |
|---|
| 2472 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_MISC2 0x11eb |
|---|
| 2473 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_RESERVED3 0x11ee |
|---|
| 2474 | #define ixDPCSSYS_CR1_LANE1_ANA_TX_RESERVED4 0x11ef |
|---|
| 2475 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_CLK_1 0x11f0 |
|---|
| 2476 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_CLK_2 0x11f1 |
|---|
| 2477 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_CDR_DES 0x11f2 |
|---|
| 2478 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_SLC_CTRL 0x11f3 |
|---|
| 2479 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_PWR_CTRL1 0x11f4 |
|---|
| 2480 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_PWR_CTRL2 0x11f5 |
|---|
| 2481 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_SQ 0x11f6 |
|---|
| 2482 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_CAL1 0x11f7 |
|---|
| 2483 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_CAL2 0x11f8 |
|---|
| 2484 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_ATB_REGREF 0x11f9 |
|---|
| 2485 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_ATB_MEAS1 0x11fa |
|---|
| 2486 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_ATB_MEAS2 0x11fb |
|---|
| 2487 | #define ixDPCSSYS_CR1_LANE1_ANA_RX_ATB_MEAS3 0x11fc |
|---|
| 2488 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_LANE_OVRD_IN 0x1200 |
|---|
| 2489 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_0 0x1201 |
|---|
| 2490 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_1 0x1202 |
|---|
| 2491 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_2 0x1203 |
|---|
| 2492 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_3 0x1204 |
|---|
| 2493 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_4 0x1205 |
|---|
| 2494 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_OUT 0x1206 |
|---|
| 2495 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_0 0x1207 |
|---|
| 2496 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_1 0x1208 |
|---|
| 2497 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_2 0x1209 |
|---|
| 2498 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_3 0x120a |
|---|
| 2499 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_4 0x120b |
|---|
| 2500 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_5 0x120c |
|---|
| 2501 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_0 0x120d |
|---|
| 2502 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_EQ_IN_1 0x120e |
|---|
| 2503 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_OUT_0 0x120f |
|---|
| 2504 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_LANE_ASIC_IN 0x1210 |
|---|
| 2505 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_ASIC_IN_0 0x1211 |
|---|
| 2506 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_ASIC_IN_1 0x1212 |
|---|
| 2507 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_ASIC_IN_2 0x1213 |
|---|
| 2508 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_ASIC_OUT 0x1214 |
|---|
| 2509 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_ASIC_IN_0 0x1215 |
|---|
| 2510 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_ASIC_IN_1 0x1216 |
|---|
| 2511 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_0 0x1217 |
|---|
| 2512 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_1 0x1218 |
|---|
| 2513 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 0x1219 |
|---|
| 2514 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 0x121a |
|---|
| 2515 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_ASIC_OUT_0 0x121b |
|---|
| 2516 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_RX_OVRD_IN_6 0x121c |
|---|
| 2517 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_IN_5 0x121d |
|---|
| 2518 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_TX_OVRD_OUT_1 0x121e |
|---|
| 2519 | #define ixDPCSSYS_CR1_LANE2_DIG_ASIC_OCLA 0x121f |
|---|
| 2520 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0 0x1220 |
|---|
| 2521 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P0S 0x1221 |
|---|
| 2522 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P1 0x1222 |
|---|
| 2523 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PSTATE_P2 0x1223 |
|---|
| 2524 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 0x1224 |
|---|
| 2525 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 0x1225 |
|---|
| 2526 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 0x1226 |
|---|
| 2527 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 0x1227 |
|---|
| 2528 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 0x1228 |
|---|
| 2529 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 0x1229 |
|---|
| 2530 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR 0x122a |
|---|
| 2531 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_CR_BANK_DATA 0x122b |
|---|
| 2532 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_CTRL 0x122c |
|---|
| 2533 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_RANGE 0x122d |
|---|
| 2534 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_SEL 0x122e |
|---|
| 2535 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_ACK 0x122f |
|---|
| 2536 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_PWRCTL_DCC_DAC_ADDR 0x1230 |
|---|
| 2537 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_CLK_ALIGN_TX_CTL_0 0x1231 |
|---|
| 2538 | #define ixDPCSSYS_CR1_LANE2_DIG_TX_LBERT_CTL 0x1232 |
|---|
| 2539 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0 0x1240 |
|---|
| 2540 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P0S 0x1241 |
|---|
| 2541 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P1 0x1242 |
|---|
| 2542 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P2 0x1243 |
|---|
| 2543 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 0x1245 |
|---|
| 2544 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 0x1246 |
|---|
| 2545 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 0x1247 |
|---|
| 2546 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 0x1248 |
|---|
| 2547 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 0x1249 |
|---|
| 2548 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 0x124a |
|---|
| 2549 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 0x124b |
|---|
| 2550 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 0x124c |
|---|
| 2551 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_0 0x124d |
|---|
| 2552 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_1 0x124e |
|---|
| 2553 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_2 0x124f |
|---|
| 2554 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_RX_ALIGN_XAUI_COMM_MASK 0x1250 |
|---|
| 2555 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_LBERT_CTL 0x1251 |
|---|
| 2556 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_LBERT_ERR 0x1252 |
|---|
| 2557 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_0 0x1253 |
|---|
| 2558 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_1 0x1254 |
|---|
| 2559 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_2 0x1255 |
|---|
| 2560 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_3 0x1256 |
|---|
| 2561 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_CDR_CTL_4 0x1257 |
|---|
| 2562 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_CDR_STAT 0x1258 |
|---|
| 2563 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_DPLL_FREQ 0x1259 |
|---|
| 2564 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_DPLL_FREQ_BOUND_0 0x125a |
|---|
| 2565 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_DPLL_FREQ_BOUND_1 0x125b |
|---|
| 2566 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_0 0x1260 |
|---|
| 2567 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_1 0x1261 |
|---|
| 2568 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_2 0x1262 |
|---|
| 2569 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_3 0x1263 |
|---|
| 2570 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_4 0x1264 |
|---|
| 2571 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_5 0x1265 |
|---|
| 2572 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_6 0x1266 |
|---|
| 2573 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_7 0x1267 |
|---|
| 2574 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_8 0x1268 |
|---|
| 2575 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_9 0x1269 |
|---|
| 2576 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_RST_ADPT_CFG 0x126a |
|---|
| 2577 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ATT_STATUS 0x126b |
|---|
| 2578 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_VGA_STATUS 0x126c |
|---|
| 2579 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_CTLE_STATUS 0x126d |
|---|
| 2580 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_TAP1_STATUS 0x126e |
|---|
| 2581 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_TAP2_STATUS 0x126f |
|---|
| 2582 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST 0x1273 |
|---|
| 2583 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST 0x1274 |
|---|
| 2584 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN 0x1275 |
|---|
| 2585 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD 0x1276 |
|---|
| 2586 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST 0x1277 |
|---|
| 2587 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST 0x1278 |
|---|
| 2588 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL 0x1279 |
|---|
| 2589 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_ADPT_RESET 0x127a |
|---|
| 2590 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 0x127b |
|---|
| 2591 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 0x127c |
|---|
| 2592 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 0x127d |
|---|
| 2593 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_CR_BANK_ADDR 0x127e |
|---|
| 2594 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_ADPTCTL_CR_BANK_DATA 0x127f |
|---|
| 2595 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_LD_VAL_1 0x1280 |
|---|
| 2596 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_DATA_MSK 0x1281 |
|---|
| 2597 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_MATCH_CTL0 0x1282 |
|---|
| 2598 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_MATCH_CTL1 0x1283 |
|---|
| 2599 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CTL0 0x1284 |
|---|
| 2600 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CTL1 0x1285 |
|---|
| 2601 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_SMPL_CNT1 0x1286 |
|---|
| 2602 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_0 0x1287 |
|---|
| 2603 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_1 0x1288 |
|---|
| 2604 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_2 0x1289 |
|---|
| 2605 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_3 0x128a |
|---|
| 2606 | #define ixDPCSSYS_CR1_LANE2_DIG_RX_STAT_STAT_CNT_4 0x128b |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 2643 | #define ixDPCSSYS_CR1_LANE2_DIG_ANA_RX_ANA_CAL_DAC_CTRL_EN 0x12b8 |
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|---|
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| 2654 | #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 0x12c3 |
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| 2655 | #define ixDPCSSYS_CR1_LANE2_DIG_ANA_TX_OVRD_OUT_2 0x12c4 |
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| 2689 | #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_OVRD_OUT 0x1306 |
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|---|
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|---|
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|---|
| 2693 | #define ixDPCSSYS_CR1_LANE3_DIG_ASIC_TX_ASIC_IN_1 0x1312 |
|---|
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|---|
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| 2701 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PSTATE_P1 0x1322 |
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| 2703 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_0 0x1324 |
|---|
| 2704 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_1 0x1325 |
|---|
| 2705 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 0x1326 |
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| 2706 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 0x1327 |
|---|
| 2707 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 0x1328 |
|---|
| 2708 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 0x1329 |
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| 2709 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR 0x132a |
|---|
| 2710 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_DATA 0x132b |
|---|
| 2711 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_CTRL 0x132c |
|---|
| 2712 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_RANGE 0x132d |
|---|
| 2713 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_SEL 0x132e |
|---|
| 2714 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_ACK 0x132f |
|---|
| 2715 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_PWRCTL_DCC_DAC_ADDR 0x1330 |
|---|
| 2716 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_CLK_ALIGN_TX_CTL_0 0x1331 |
|---|
| 2717 | #define ixDPCSSYS_CR1_LANE3_DIG_TX_LBERT_CTL 0x1332 |
|---|
| 2718 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_LD_VAL_1 0x1380 |
|---|
| 2719 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_DATA_MSK 0x1381 |
|---|
| 2720 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL0 0x1382 |
|---|
| 2721 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL1 0x1383 |
|---|
| 2722 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CTL0 0x1384 |
|---|
| 2723 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CTL1 0x1385 |
|---|
| 2724 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_SMPL_CNT1 0x1386 |
|---|
| 2725 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_0 0x1387 |
|---|
| 2726 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_1 0x1388 |
|---|
| 2727 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_2 0x1389 |
|---|
| 2728 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_3 0x138a |
|---|
| 2729 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_4 0x138b |
|---|
| 2730 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_5 0x138c |
|---|
| 2731 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CNT_6 0x138d |
|---|
| 2732 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_CAL_COMP_CLK_CTL 0x138e |
|---|
| 2733 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL2 0x138f |
|---|
| 2734 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL3 0x1390 |
|---|
| 2735 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL4 0x1391 |
|---|
| 2736 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_MATCH_CTL5 0x1392 |
|---|
| 2737 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_CTL2 0x1393 |
|---|
| 2738 | #define ixDPCSSYS_CR1_LANE3_DIG_RX_STAT_STAT_STOP 0x1394 |
|---|
| 2739 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_OVRD_OUT 0x13a0 |
|---|
| 2740 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_TERM_CODE_OVRD_OUT 0x13a1 |
|---|
| 2741 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT 0x13a2 |
|---|
| 2742 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_0 0x13a3 |
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| 2743 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_1 0x13a4 |
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| 2744 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_2 0x13a5 |
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| 2747 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_5 0x13a8 |
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| 2748 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_STATUS_0 0x13bb |
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| 2749 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT 0x13c2 |
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| 2750 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 0x13c3 |
|---|
| 2751 | #define ixDPCSSYS_CR1_LANE3_DIG_ANA_TX_OVRD_OUT_2 0x13c4 |
|---|
| 2752 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_OVRD_MEAS 0x13e0 |
|---|
| 2753 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_PWR_OVRD 0x13e1 |
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| 2754 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_ALT_BUS 0x13e2 |
|---|
| 2755 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_ATB1 0x13e3 |
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| 2757 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_DCC_DAC 0x13e5 |
|---|
| 2758 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_DCC_CTRL1 0x13e6 |
|---|
| 2759 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_TERM_CODE 0x13e7 |
|---|
| 2760 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_TERM_CODE_CTRL 0x13e8 |
|---|
| 2761 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_OVRD_CLK 0x13e9 |
|---|
| 2762 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_MISC1 0x13ea |
|---|
| 2763 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_MISC2 0x13eb |
|---|
| 2764 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_RESERVED3 0x13ee |
|---|
| 2765 | #define ixDPCSSYS_CR1_LANE3_ANA_TX_RESERVED4 0x13ef |
|---|
| 2766 | #define ixDPCSSYS_CR1_RAWCMN_DIG_CMN_CTL 0x2000 |
|---|
| 2767 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLA_OVRD_IN 0x2001 |
|---|
| 2768 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLA_BW_OVRD_IN 0x2002 |
|---|
| 2769 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLA_SSC_CTL_OVRD_IN_0 0x2003 |
|---|
| 2770 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLB_OVRD_IN 0x2004 |
|---|
| 2771 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLB_BW_OVRD_IN 0x2005 |
|---|
| 2772 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_0 0x2006 |
|---|
| 2773 | #define ixDPCSSYS_CR1_RAWCMN_DIG_LANE_FSM_OP_XTND 0x2007 |
|---|
| 2774 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLA_SSC_CTL_OVRD_IN_1 0x2008 |
|---|
| 2775 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLLB_SSC_CTL_OVRD_IN_1 0x2009 |
|---|
| 2776 | #define ixDPCSSYS_CR1_RAWCMN_DIG_CMN_CTL_1 0x200a |
|---|
| 2777 | #define ixDPCSSYS_CR1_RAWCMN_DIG_MPLL_STATE_CTL 0x200b |
|---|
| 2778 | #define ixDPCSSYS_CR1_RAWCMN_DIG_TX_CAL_CODE 0x200c |
|---|
| 2779 | #define ixDPCSSYS_CR1_RAWCMN_DIG_SRAM_INIT_DONE 0x200d |
|---|
| 2780 | #define ixDPCSSYS_CR1_RAWCMN_DIG_OCLA 0x200e |
|---|
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|---|
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| 3191 | #define ixDPCSSYS_CR1_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_2 0x32c7 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 3221 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_1 0x331c |
|---|
| 3222 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_1 0x331d |
|---|
| 3223 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_PCS_XF_RX_EQ_OVRD_IN_2 0x331e |
|---|
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|---|
| 3225 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FSM_OVRD_CTL 0x3320 |
|---|
| 3226 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_MEM_ADDR_MON 0x3321 |
|---|
| 3227 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_STATUS_MON 0x3322 |
|---|
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|---|
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|---|
| 3230 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_AFE_CAL 0x3325 |
|---|
| 3231 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_DFE_CAL 0x3326 |
|---|
| 3232 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_BYPASS_CAL 0x3327 |
|---|
| 3233 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_REFLVL_CAL 0x3328 |
|---|
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|---|
| 3235 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_AFE_ADAPT 0x332a |
|---|
| 3236 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_DFE_ADAPT 0x332b |
|---|
| 3237 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_SUP 0x332c |
|---|
| 3238 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_TX_CMN_MODE 0x332d |
|---|
| 3239 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_TX_RXDET 0x332e |
|---|
| 3240 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_PWRUP 0x332f |
|---|
| 3241 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_VCO_WAIT 0x3330 |
|---|
| 3242 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_VCO_CAL 0x3331 |
|---|
| 3243 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_CMNCAL_MPLL_STATUS 0x3332 |
|---|
| 3244 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_CAL_ADAPT 0x3333 |
|---|
| 3245 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_ADAPT 0x3334 |
|---|
| 3246 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_DATA_CAL 0x3335 |
|---|
| 3247 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_PHASE_CAL 0x3336 |
|---|
| 3248 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_RX_CONT_AFE_CAL 0x3337 |
|---|
| 3249 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_FAST_FLAGS 0x3338 |
|---|
| 3250 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_CR_LOCK 0x3339 |
|---|
| 3251 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_TX_DCC_FLAGS 0x333a |
|---|
| 3252 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_TX_DCC_STATUS 0x333b |
|---|
| 3253 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_OCLA 0x333c |
|---|
| 3254 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_TX_EQ_UPDATE_FLAG 0x333d |
|---|
| 3255 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_CMNCAL_RCAL_STATUS 0x333e |
|---|
| 3256 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_FSM_RX_IQ_PHASE_OFFSET 0x333f |
|---|
| 3257 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RESET_RTN_REQ 0x3340 |
|---|
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|---|
| 3259 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_REQ_IRQ 0x3342 |
|---|
| 3260 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ 0x3343 |
|---|
| 3261 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ 0x3344 |
|---|
| 3262 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ 0x3345 |
|---|
| 3263 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ 0x3346 |
|---|
| 3264 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_RESET_IRQ_CLR 0x3347 |
|---|
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|---|
| 3266 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_RATE_IRQ_CLR 0x3349 |
|---|
| 3267 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR 0x334a |
|---|
| 3268 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR 0x334b |
|---|
| 3269 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR 0x334c |
|---|
| 3270 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK 0x334d |
|---|
| 3271 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_IRQ_MASK_2 0x334e |
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| 3272 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ 0x334f |
|---|
| 3273 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR 0x3350 |
|---|
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|---|
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|---|
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|---|
| 3278 | #define ixDPCSSYS_CR1_RAWLANE3_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ 0x3355 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3350 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP5 0x4020 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3361 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_ADPT_CTL_7 0x402b |
|---|
| 3362 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_MPLL_DISABLE 0x402c |
|---|
| 3363 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_FAST_FLAGS_2 0x402d |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3372 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_CAL 0x4036 |
|---|
| 3373 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_HF_CODE 0x4037 |
|---|
| 3374 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_LF_CODE 0x4038 |
|---|
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|---|
| 3376 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_CAL_IOFF_CODE 0x403a |
|---|
| 3377 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_CAL_ICONST_CODE 0x403b |
|---|
| 3378 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_CAL_VREFGEN_CODE 0x403c |
|---|
| 3379 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_0 0x403d |
|---|
| 3380 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_0 0x403e |
|---|
| 3381 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_0 0x403f |
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| 3382 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_0 0x4040 |
|---|
| 3383 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_ICM_CODE_1 0x4041 |
|---|
| 3384 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_1 0x4042 |
|---|
| 3385 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_1 0x4043 |
|---|
| 3386 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_DCC_CAL_QDF_CODE_1 0x4044 |
|---|
| 3387 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TX_DCC_BANK_ADDR 0x4045 |
|---|
| 3388 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TX_DCC_BANK_DATA 0x4046 |
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| 3389 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TX_DCC_CONT 0x4047 |
|---|
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|---|
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|---|
| 3392 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_SIGDET_OUT_IN 0x404a |
|---|
| 3393 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_FW_MM_CONFIG 0x404b |
|---|
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|---|
| 3395 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_FW_CALIB_CONFIG 0x404d |
|---|
| 3396 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_LANE_XCVR_MODE_OVRD_IN 0x404e |
|---|
| 3397 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_LANE_XCVR_MODE_IN 0x404f |
|---|
| 3398 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_RX_SIGDET_CONFIG 0x4050 |
|---|
| 3399 | #define ixDPCSSYS_CR1_RAWAONLANE0_DIG_TX_DCC_CONFIG 0x4051 |
|---|
| 3400 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_AFE_ATT_IDAC_OFST 0x4100 |
|---|
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| 3402 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_IQ 0x4102 |
|---|
| 3403 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADAPT_FOM 0x4103 |
|---|
| 3404 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_SUMMER_ODD_IDAC_OFST 0x4104 |
|---|
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|---|
| 3406 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_PHASE_ODD_VDAC_OFST 0x4106 |
|---|
| 3407 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_EVEN_REF_LVL 0x4107 |
|---|
| 3408 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_ODD_REF_LVL 0x4108 |
|---|
| 3409 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_PHSADJ_LIN 0x4109 |
|---|
| 3410 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_PHSADJ_MAP 0x410a |
|---|
| 3411 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST 0x410b |
|---|
| 3412 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST 0x410c |
|---|
| 3413 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST 0x410d |
|---|
| 3414 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_DATA_ODD_LOW_VDAC_OFST 0x410e |
|---|
| 3415 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_BYPASS_EVEN_VDAC_OFST 0x410f |
|---|
| 3416 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_BYPASS_ODD_VDAC_OFST 0x4110 |
|---|
| 3417 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_ERROR_EVEN_VDAC_OFST 0x4111 |
|---|
| 3418 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_DFE_ERROR_ODD_VDAC_OFST 0x4112 |
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| 3419 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_IQ_PHASE_ADJUST 0x4113 |
|---|
| 3420 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_MPLLA_COARSE_TUNE 0x4114 |
|---|
| 3421 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_MPLLB_COARSE_TUNE 0x4115 |
|---|
| 3422 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_INIT_PWRUP_DONE 0x4116 |
|---|
| 3423 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_ATT 0x4117 |
|---|
| 3424 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_VGA 0x4118 |
|---|
| 3425 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_CTLE 0x4119 |
|---|
| 3426 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP1 0x411a |
|---|
| 3427 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADAPT_DONE 0x411b |
|---|
| 3428 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_FAST_FLAGS 0x411c |
|---|
| 3429 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP2 0x411d |
|---|
| 3430 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP3 0x411e |
|---|
| 3431 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP4 0x411f |
|---|
| 3432 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_ADPT_DFE_TAP5 0x4120 |
|---|
| 3433 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SLICER_CTRL_EVEN 0x4121 |
|---|
| 3434 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SLICER_CTRL_ODD 0x4122 |
|---|
| 3435 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_LANE_CMNCAL_MPLL_STATUS 0x4123 |
|---|
| 3436 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_0 0x4124 |
|---|
| 3437 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_1 0x4125 |
|---|
| 3438 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_2 0x4126 |
|---|
| 3439 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_3 0x4127 |
|---|
| 3440 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_4 0x4128 |
|---|
| 3441 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_5 0x4129 |
|---|
| 3442 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_6 0x412a |
|---|
| 3443 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_ADPT_CTL_7 0x412b |
|---|
| 3444 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_MPLL_DISABLE 0x412c |
|---|
| 3445 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_FAST_FLAGS_2 0x412d |
|---|
| 3446 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_LANE_CMNCAL_RCAL_STATUS 0x412e |
|---|
| 3447 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_TXRX_OVRD_IN 0x412f |
|---|
| 3448 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_LOS_MASK_CTL 0x4130 |
|---|
| 3449 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_RX_SIGDET_FILT_CTRL 0x4131 |
|---|
| 3450 | #define ixDPCSSYS_CR1_RAWAONLANE1_DIG_STATS 0x4132 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3590 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP1 0x431a |
|---|
| 3591 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADAPT_DONE 0x431b |
|---|
| 3592 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_FAST_FLAGS 0x431c |
|---|
| 3593 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP2 0x431d |
|---|
| 3594 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP3 0x431e |
|---|
| 3595 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP4 0x431f |
|---|
| 3596 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_ADPT_DFE_TAP5 0x4320 |
|---|
| 3597 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SLICER_CTRL_EVEN 0x4321 |
|---|
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|---|
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|---|
| 3600 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_ADPT_CTL_0 0x4324 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3608 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_MPLL_DISABLE 0x432c |
|---|
| 3609 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_FAST_FLAGS_2 0x432d |
|---|
| 3610 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_LANE_CMNCAL_RCAL_STATUS 0x432e |
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|---|
| 3612 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_LOS_MASK_CTL 0x4330 |
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| 3613 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_RX_SIGDET_FILT_CTRL 0x4331 |
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| 3614 | #define ixDPCSSYS_CR1_RAWAONLANE3_DIG_STATS 0x4332 |
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|---|
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|---|
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|---|
| 3734 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_HDMI_CLK_OVRD_IN 0x8006 |
|---|
| 3735 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_0 0x8007 |
|---|
| 3736 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_1 0x8008 |
|---|
| 3737 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_2 0x8009 |
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| 3738 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_SSC_PEAK_1 0x800a |
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| 3739 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_SSC_PEAK_2 0x800b |
|---|
| 3740 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_SSC_STEPSIZE_1 0x800c |
|---|
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|---|
| 3742 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_3 0x800e |
|---|
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|---|
| 3744 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_OVRD_IN_5 0x8010 |
|---|
| 3745 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_CP_OVRD_IN 0x8011 |
|---|
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|---|
| 3747 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_0 0x8013 |
|---|
| 3748 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_1 0x8014 |
|---|
| 3749 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_2 0x8015 |
|---|
| 3750 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_PEAK_1 0x8016 |
|---|
| 3751 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_PEAK_2 0x8017 |
|---|
| 3752 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_STEPSIZE_1 0x8018 |
|---|
| 3753 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_SSC_STEPSIZE_2 0x8019 |
|---|
| 3754 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_3 0x801a |
|---|
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|---|
| 3756 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_OVRD_IN_5 0x801c |
|---|
| 3757 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_CP_OVRD_IN 0x801d |
|---|
| 3758 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_CP_GS_OVRD_IN 0x801e |
|---|
| 3759 | #define ixDPCSSYS_CR1_SUPX_DIG_SUP_OVRD_IN 0x801f |
|---|
| 3760 | #define ixDPCSSYS_CR1_SUPX_DIG_PRESCALER_OVRD_IN 0x8020 |
|---|
| 3761 | #define ixDPCSSYS_CR1_SUPX_DIG_SUP_OVRD_OUT 0x8021 |
|---|
| 3762 | #define ixDPCSSYS_CR1_SUPX_DIG_LVL_OVRD_IN 0x8022 |
|---|
| 3763 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_0 0x8024 |
|---|
| 3764 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_1 0x8025 |
|---|
| 3765 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_2 0x8026 |
|---|
| 3766 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_3 0x8027 |
|---|
| 3767 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_4 0x8028 |
|---|
| 3768 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_5 0x8029 |
|---|
| 3769 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_ASIC_IN_6 0x802a |
|---|
| 3770 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_0 0x802b |
|---|
| 3771 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_1 0x802c |
|---|
| 3772 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_2 0x802d |
|---|
| 3773 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_3 0x802e |
|---|
| 3774 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_4 0x802f |
|---|
| 3775 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_5 0x8030 |
|---|
| 3776 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_ASIC_IN_6 0x8031 |
|---|
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| 3779 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_DIV_CLK_ASIC_IN 0x8034 |
|---|
| 3780 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_HDMI_CLK_ASIC_IN 0x8035 |
|---|
| 3781 | #define ixDPCSSYS_CR1_SUPX_DIG_ASIC_IN 0x8036 |
|---|
| 3782 | #define ixDPCSSYS_CR1_SUPX_DIG_LVL_ASIC_IN 0x8037 |
|---|
| 3783 | #define ixDPCSSYS_CR1_SUPX_DIG_BANDGAP_ASIC_IN 0x8038 |
|---|
| 3784 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_CP_ASIC_IN 0x8039 |
|---|
| 3785 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_CP_GS_ASIC_IN 0x803a |
|---|
| 3786 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_CP_ASIC_IN 0x803b |
|---|
| 3787 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLB_CP_GS_ASIC_IN 0x803c |
|---|
| 3788 | #define ixDPCSSYS_CR1_SUPX_ANA_PRESCALER_CTRL 0x8040 |
|---|
| 3789 | #define ixDPCSSYS_CR1_SUPX_ANA_RTUNE_CTRL 0x8041 |
|---|
| 3790 | #define ixDPCSSYS_CR1_SUPX_ANA_BG1 0x8042 |
|---|
| 3791 | #define ixDPCSSYS_CR1_SUPX_ANA_BG2 0x8043 |
|---|
| 3792 | #define ixDPCSSYS_CR1_SUPX_ANA_SWITCH_PWR_MEAS 0x8044 |
|---|
| 3793 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_OVRD 0x8061 |
|---|
| 3794 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_STAT 0x8062 |
|---|
| 3795 | #define ixDPCSSYS_CR1_SUPX_DIG_MPLLA_MPLL_PWR_CTL_MPLL_DAC_MAXRANGE 0x8063 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 3815 | #define ixDPCSSYS_CR1_SUPX_DIG_CLK_RST_BG_PWRUP_TIME_2 0x807a |
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|---|
| 3823 | #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_RX_STAT 0x8086 |
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| 3824 | #define ixDPCSSYS_CR1_SUPX_DIG_RTUNE_TXDN_STAT 0x8087 |
|---|
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|---|
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|---|
| 3830 | #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLA_OVRD_OUT_1 0x808d |
|---|
| 3831 | #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLA_OVRD_OUT_2 0x808e |
|---|
| 3832 | #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLB_OVRD_OUT_0 0x808f |
|---|
| 3833 | #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLB_OVRD_OUT_1 0x8090 |
|---|
| 3834 | #define ixDPCSSYS_CR1_SUPX_DIG_ANA_MPLLB_OVRD_OUT_2 0x8091 |
|---|
| 3835 | #define ixDPCSSYS_CR1_SUPX_DIG_ANA_RTUNE_OVRD_OUT 0x8092 |
|---|
| 3836 | #define ixDPCSSYS_CR1_SUPX_DIG_ANA_STAT 0x8093 |
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| 3837 | #define ixDPCSSYS_CR1_SUPX_DIG_ANA_BG_OVRD_OUT 0x8094 |
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|---|
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| 3854 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_EQ_IN_1 0x900e |
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| 3855 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_OUT_0 0x900f |
|---|
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|---|
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|---|
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|---|
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| 3861 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_ASIC_IN_0 0x9015 |
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| 3862 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_ASIC_IN_1 0x9016 |
|---|
| 3863 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_0 0x9017 |
|---|
| 3864 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_1 0x9018 |
|---|
| 3865 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 0x9019 |
|---|
| 3866 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 0x901a |
|---|
| 3867 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_ASIC_OUT_0 0x901b |
|---|
| 3868 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_RX_OVRD_IN_6 0x901c |
|---|
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|---|
| 3870 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_TX_OVRD_OUT_1 0x901e |
|---|
| 3871 | #define ixDPCSSYS_CR1_LANEX_DIG_ASIC_OCLA 0x901f |
|---|
| 3872 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PSTATE_P0 0x9020 |
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|---|
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|---|
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|---|
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|---|
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|---|
| 3878 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_2 0x9026 |
|---|
| 3879 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_3 0x9027 |
|---|
| 3880 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_4 0x9028 |
|---|
| 3881 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 0x9029 |
|---|
| 3882 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR 0x902a |
|---|
| 3883 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_DATA 0x902b |
|---|
| 3884 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_PWRCTL_DCC_DAC_CTRL 0x902c |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 3890 | #define ixDPCSSYS_CR1_LANEX_DIG_TX_LBERT_CTL 0x9032 |
|---|
| 3891 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P0 0x9040 |
|---|
| 3892 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P0S 0x9041 |
|---|
| 3893 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P1 0x9042 |
|---|
| 3894 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P2 0x9043 |
|---|
| 3895 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 0x9045 |
|---|
| 3896 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 0x9046 |
|---|
| 3897 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_3 0x9047 |
|---|
| 3898 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 0x9048 |
|---|
| 3899 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 0x9049 |
|---|
| 3900 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 0x904a |
|---|
| 3901 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 0x904b |
|---|
| 3902 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 0x904c |
|---|
| 3903 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_0 0x904d |
|---|
| 3904 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_1 0x904e |
|---|
| 3905 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_2 0x904f |
|---|
| 3906 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_RX_ALIGN_XAUI_COMM_MASK 0x9050 |
|---|
| 3907 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_LBERT_CTL 0x9051 |
|---|
| 3908 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_LBERT_ERR 0x9052 |
|---|
| 3909 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_0 0x9053 |
|---|
| 3910 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_1 0x9054 |
|---|
| 3911 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_2 0x9055 |
|---|
| 3912 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_3 0x9056 |
|---|
| 3913 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_CDR_CTL_4 0x9057 |
|---|
| 3914 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_CDR_STAT 0x9058 |
|---|
| 3915 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_DPLL_FREQ 0x9059 |
|---|
| 3916 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_DPLL_FREQ_BOUND_0 0x905a |
|---|
| 3917 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_DPLL_FREQ_BOUND_1 0x905b |
|---|
| 3918 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_0 0x9060 |
|---|
| 3919 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_1 0x9061 |
|---|
| 3920 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_2 0x9062 |
|---|
| 3921 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_3 0x9063 |
|---|
| 3922 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_4 0x9064 |
|---|
| 3923 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_5 0x9065 |
|---|
| 3924 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_6 0x9066 |
|---|
| 3925 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_7 0x9067 |
|---|
| 3926 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_8 0x9068 |
|---|
| 3927 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_9 0x9069 |
|---|
| 3928 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_RST_ADPT_CFG 0x906a |
|---|
| 3929 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ATT_STATUS 0x906b |
|---|
| 3930 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_VGA_STATUS 0x906c |
|---|
| 3931 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_CTLE_STATUS 0x906d |
|---|
| 3932 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_TAP1_STATUS 0x906e |
|---|
| 3933 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_TAP2_STATUS 0x906f |
|---|
| 3934 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST 0x9073 |
|---|
| 3935 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST 0x9074 |
|---|
| 3936 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN 0x9075 |
|---|
| 3937 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD 0x9076 |
|---|
| 3938 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST 0x9077 |
|---|
| 3939 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST 0x9078 |
|---|
| 3940 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL 0x9079 |
|---|
| 3941 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_ADPT_RESET 0x907a |
|---|
| 3942 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 0x907b |
|---|
| 3943 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 0x907c |
|---|
| 3944 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 0x907d |
|---|
| 3945 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_CR_BANK_ADDR 0x907e |
|---|
| 3946 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_ADPTCTL_CR_BANK_DATA 0x907f |
|---|
| 3947 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_LD_VAL_1 0x9080 |
|---|
| 3948 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_DATA_MSK 0x9081 |
|---|
| 3949 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_MATCH_CTL0 0x9082 |
|---|
| 3950 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_MATCH_CTL1 0x9083 |
|---|
| 3951 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CTL0 0x9084 |
|---|
| 3952 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CTL1 0x9085 |
|---|
| 3953 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_SMPL_CNT1 0x9086 |
|---|
| 3954 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_0 0x9087 |
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| 3955 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_1 0x9088 |
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|---|
| 3957 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_3 0x908a |
|---|
| 3958 | #define ixDPCSSYS_CR1_LANEX_DIG_RX_STAT_STAT_CNT_4 0x908b |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4003 | #define ixDPCSSYS_CR1_LANEX_DIG_ANA_SIGDET_OVRD_OUT_1 0x90c0 |
|---|
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|---|
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| 4007 | #define ixDPCSSYS_CR1_LANEX_DIG_ANA_TX_OVRD_OUT_2 0x90c4 |
|---|
| 4008 | #define ixDPCSSYS_CR1_LANEX_ANA_TX_OVRD_MEAS 0x90e0 |
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|---|
| 4012 | #define ixDPCSSYS_CR1_LANEX_ANA_TX_ATB2 0x90e4 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4080 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_TX_CMN_MODE 0xe02d |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4087 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_ADAPT 0xe034 |
|---|
| 4088 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_DATA_CAL 0xe035 |
|---|
| 4089 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_PHASE_CAL 0xe036 |
|---|
| 4090 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_RX_CONT_AFE_CAL 0xe037 |
|---|
| 4091 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_FAST_FLAGS 0xe038 |
|---|
| 4092 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_CR_LOCK 0xe039 |
|---|
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|---|
| 4094 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_TX_DCC_STATUS 0xe03b |
|---|
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|---|
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| 4098 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_FSM_RX_IQ_PHASE_OFFSET 0xe03f |
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|---|
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|---|
| 4102 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ 0xe043 |
|---|
| 4103 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ 0xe044 |
|---|
| 4104 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ 0xe045 |
|---|
| 4105 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ 0xe046 |
|---|
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|---|
| 4107 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_REQ_IRQ_CLR 0xe048 |
|---|
| 4108 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_RATE_IRQ_CLR 0xe049 |
|---|
| 4109 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PSTATE_IRQ_CLR 0xe04a |
|---|
| 4110 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_REQ_IRQ_CLR 0xe04b |
|---|
| 4111 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_ADAPT_DIS_IRQ_CLR 0xe04c |
|---|
| 4112 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK 0xe04d |
|---|
| 4113 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_IRQ_MASK_2 0xe04e |
|---|
| 4114 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ 0xe04f |
|---|
| 4115 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_LANE_XCVR_MODE_IRQ_CLR 0xe050 |
|---|
| 4116 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ 0xe051 |
|---|
| 4117 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ 0xe052 |
|---|
| 4118 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_REQ_IRQ_CLR 0xe053 |
|---|
| 4119 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_RX_PH2_CAL_DIS_IRQ_CLR 0xe054 |
|---|
| 4120 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ 0xe055 |
|---|
| 4121 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_LANE_RX2TX_SER_LB_EN_IRQ_CLR 0xe056 |
|---|
| 4122 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_DCC_ONDMD_IRQ 0xe057 |
|---|
| 4123 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ 0xe058 |
|---|
| 4124 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ 0xe059 |
|---|
| 4125 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_TX_RESET_IRQ_CLR 0xe05a |
|---|
| 4126 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_IRQ_CTL_TX_REQ_IRQ_CLR 0xe05b |
|---|
| 4127 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_LANE_OVRD_IN 0xe060 |
|---|
| 4128 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_LANE_OVRD_OUT 0xe061 |
|---|
| 4129 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_SUP_OVRD_IN 0xe062 |
|---|
| 4130 | #define ixDPCSSYS_CR1_RAWLANEX_DIG_PMA_XF_SUP_PMA_IN 0xe063 |
|---|
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|---|
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|---|
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|---|
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|---|
| 4389 | #define ixDPCSSYS_CR2_LANE1_DIG_ASIC_TX_OVRD_OUT_1 0x111e |
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|---|
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|---|
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|---|
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|---|
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|---|
| 4411 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P0S 0x1141 |
|---|
| 4412 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P1 0x1142 |
|---|
| 4413 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PSTATE_P2 0x1143 |
|---|
| 4414 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 0x1145 |
|---|
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|---|
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|---|
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|---|
| 4421 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 0x114c |
|---|
| 4422 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_VCOCAL_RX_VCO_STAT_0 0x114d |
|---|
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|---|
| 4426 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_LBERT_CTL 0x1151 |
|---|
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|---|
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|---|
| 4431 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_CDR_CTL_3 0x1156 |
|---|
| 4432 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_CDR_CTL_4 0x1157 |
|---|
| 4433 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_CDR_STAT 0x1158 |
|---|
| 4434 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_DPLL_FREQ 0x1159 |
|---|
| 4435 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_DPLL_FREQ_BOUND_0 0x115a |
|---|
| 4436 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_DPLL_FREQ_BOUND_1 0x115b |
|---|
| 4437 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_0 0x1160 |
|---|
| 4438 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_1 0x1161 |
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| 4439 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_2 0x1162 |
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| 4440 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_3 0x1163 |
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| 4441 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_4 0x1164 |
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| 4443 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_6 0x1166 |
|---|
| 4444 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_7 0x1167 |
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| 4445 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_8 0x1168 |
|---|
| 4446 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_CFG_9 0x1169 |
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| 4447 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_RST_ADPT_CFG 0x116a |
|---|
| 4448 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ATT_STATUS 0x116b |
|---|
| 4449 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_VGA_STATUS 0x116c |
|---|
| 4450 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_CTLE_STATUS 0x116d |
|---|
| 4451 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_TAP1_STATUS 0x116e |
|---|
| 4452 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_TAP2_STATUS 0x116f |
|---|
| 4453 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST 0x1173 |
|---|
| 4454 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST 0x1174 |
|---|
| 4455 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN 0x1175 |
|---|
| 4456 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD 0x1176 |
|---|
| 4457 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_EVEN_VDAC_OFST 0x1177 |
|---|
| 4458 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DFE_ERROR_ODD_VDAC_OFST 0x1178 |
|---|
| 4459 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ERROR_SLICER_LEVEL 0x1179 |
|---|
| 4460 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_ADPT_RESET 0x117a |
|---|
| 4461 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_1 0x117b |
|---|
| 4462 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_2 0x117c |
|---|
| 4463 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_DAC_CTRL_SEL_3 0x117d |
|---|
| 4464 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_CR_BANK_ADDR 0x117e |
|---|
| 4465 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_ADPTCTL_CR_BANK_DATA 0x117f |
|---|
| 4466 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_LD_VAL_1 0x1180 |
|---|
| 4467 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_DATA_MSK 0x1181 |
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| 4468 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_MATCH_CTL0 0x1182 |
|---|
| 4469 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_MATCH_CTL1 0x1183 |
|---|
| 4470 | #define ixDPCSSYS_CR2_LANE1_DIG_RX_STAT_STAT_CTL0 0x1184 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4575 | #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_ASIC_IN_0 0x1215 |
|---|
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|---|
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|---|
| 4578 | #define ixDPCSSYS_CR2_LANE2_DIG_ASIC_RX_EQ_ASIC_IN_1 0x1218 |
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|---|
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| 4601 | #define ixDPCSSYS_CR2_LANE2_DIG_TX_PWRCTL_DCC_DAC_ACK 0x122f |
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|---|
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|---|
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|---|
| 4608 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_PWRCTL_RX_PSTATE_P2 0x1243 |
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| 4612 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 0x1248 |
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| 4614 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 0x124a |
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| 4615 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 0x124b |
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| 4617 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_0 0x124d |
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| 4618 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_VCOCAL_RX_VCO_STAT_1 0x124e |
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| 4620 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_RX_ALIGN_XAUI_COMM_MASK 0x1250 |
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| 4621 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_LBERT_CTL 0x1251 |
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| 4623 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_CDR_CTL_0 0x1253 |
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| 4624 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_CDR_CTL_1 0x1254 |
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| 4625 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_CDR_CTL_2 0x1255 |
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| 4628 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_CDR_STAT 0x1258 |
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| 4632 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ADPT_CFG_0 0x1260 |
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| 4643 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_ATT_STATUS 0x126b |
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|---|
| 4647 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_TAP2_STATUS 0x126f |
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| 4648 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST 0x1273 |
|---|
| 4649 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST 0x1274 |
|---|
| 4650 | #define ixDPCSSYS_CR2_LANE2_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN 0x1275 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4720 | #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 0x12c3 |
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| 4721 | #define ixDPCSSYS_CR2_LANE2_DIG_ANA_TX_OVRD_OUT_2 0x12c4 |
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|---|
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| 4726 | #define ixDPCSSYS_CR2_LANE2_ANA_TX_ATB2 0x12e4 |
|---|
| 4727 | #define ixDPCSSYS_CR2_LANE2_ANA_TX_DCC_DAC 0x12e5 |
|---|
| 4728 | #define ixDPCSSYS_CR2_LANE2_ANA_TX_DCC_CTRL1 0x12e6 |
|---|
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|---|
| 4733 | #define ixDPCSSYS_CR2_LANE2_ANA_TX_MISC2 0x12eb |
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|---|
| 4735 | #define ixDPCSSYS_CR2_LANE2_ANA_TX_RESERVED4 0x12ef |
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|---|
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|---|
| 4741 | #define ixDPCSSYS_CR2_LANE2_ANA_RX_PWR_CTRL2 0x12f5 |
|---|
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|---|
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|---|
| 4744 | #define ixDPCSSYS_CR2_LANE2_ANA_RX_CAL2 0x12f8 |
|---|
| 4745 | #define ixDPCSSYS_CR2_LANE2_ANA_RX_ATB_REGREF 0x12f9 |
|---|
| 4746 | #define ixDPCSSYS_CR2_LANE2_ANA_RX_ATB_MEAS1 0x12fa |
|---|
| 4747 | #define ixDPCSSYS_CR2_LANE2_ANA_RX_ATB_MEAS2 0x12fb |
|---|
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|---|
| 4750 | #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_0 0x1301 |
|---|
| 4751 | #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_1 0x1302 |
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| 4752 | #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_OVRD_IN_2 0x1303 |
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|---|
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|---|
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|---|
| 4758 | #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_ASIC_IN_0 0x1311 |
|---|
| 4759 | #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_ASIC_IN_1 0x1312 |
|---|
| 4760 | #define ixDPCSSYS_CR2_LANE3_DIG_ASIC_TX_ASIC_IN_2 0x1313 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4774 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_TX_PWRUP_TIME_5 0x1329 |
|---|
| 4775 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_ADDR 0x132a |
|---|
| 4776 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_CR_BANK_DATA 0x132b |
|---|
| 4777 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_CTRL 0x132c |
|---|
| 4778 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_RANGE 0x132d |
|---|
| 4779 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_SEL 0x132e |
|---|
| 4780 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_ACK 0x132f |
|---|
| 4781 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_PWRCTL_DCC_DAC_ADDR 0x1330 |
|---|
| 4782 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_CLK_ALIGN_TX_CTL_0 0x1331 |
|---|
| 4783 | #define ixDPCSSYS_CR2_LANE3_DIG_TX_LBERT_CTL 0x1332 |
|---|
| 4784 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_LD_VAL_1 0x1380 |
|---|
| 4785 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_DATA_MSK 0x1381 |
|---|
| 4786 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL0 0x1382 |
|---|
| 4787 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL1 0x1383 |
|---|
| 4788 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CTL0 0x1384 |
|---|
| 4789 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CTL1 0x1385 |
|---|
| 4790 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_SMPL_CNT1 0x1386 |
|---|
| 4791 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_0 0x1387 |
|---|
| 4792 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_1 0x1388 |
|---|
| 4793 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_2 0x1389 |
|---|
| 4794 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_3 0x138a |
|---|
| 4795 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_4 0x138b |
|---|
| 4796 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_5 0x138c |
|---|
| 4797 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CNT_6 0x138d |
|---|
| 4798 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_CAL_COMP_CLK_CTL 0x138e |
|---|
| 4799 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL2 0x138f |
|---|
| 4800 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL3 0x1390 |
|---|
| 4801 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL4 0x1391 |
|---|
| 4802 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_MATCH_CTL5 0x1392 |
|---|
| 4803 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_CTL2 0x1393 |
|---|
| 4804 | #define ixDPCSSYS_CR2_LANE3_DIG_RX_STAT_STAT_STOP 0x1394 |
|---|
| 4805 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_OVRD_OUT 0x13a0 |
|---|
| 4806 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_TERM_CODE_OVRD_OUT 0x13a1 |
|---|
| 4807 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_TERM_CODE_CLK_OVRD_OUT 0x13a2 |
|---|
| 4808 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_0 0x13a3 |
|---|
| 4809 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_1 0x13a4 |
|---|
| 4810 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_2 0x13a5 |
|---|
| 4811 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_3 0x13a6 |
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| 4812 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_4 0x13a7 |
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| 4813 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_EQ_OVRD_OUT_5 0x13a8 |
|---|
| 4814 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_STATUS_0 0x13bb |
|---|
| 4815 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT 0x13c2 |
|---|
| 4816 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_DCC_DAC_OVRD_OUT_2 0x13c3 |
|---|
| 4817 | #define ixDPCSSYS_CR2_LANE3_DIG_ANA_TX_OVRD_OUT_2 0x13c4 |
|---|
| 4818 | #define ixDPCSSYS_CR2_LANE3_ANA_TX_OVRD_MEAS 0x13e0 |
|---|
| 4819 | #define ixDPCSSYS_CR2_LANE3_ANA_TX_PWR_OVRD 0x13e1 |
|---|
| 4820 | #define ixDPCSSYS_CR2_LANE3_ANA_TX_ALT_BUS 0x13e2 |
|---|
| 4821 | #define ixDPCSSYS_CR2_LANE3_ANA_TX_ATB1 0x13e3 |
|---|
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| 4825 | #define ixDPCSSYS_CR2_LANE3_ANA_TX_TERM_CODE 0x13e7 |
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|---|
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|---|
| 5251 | #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN 0x32c1 |
|---|
| 5252 | #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_TX_OVRD_IN_1 0x32c2 |
|---|
| 5253 | #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_MASTER_MPLL_LOOP 0x32c3 |
|---|
| 5254 | #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_1 0x32c4 |
|---|
| 5255 | #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_2 0x32c5 |
|---|
| 5256 | #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_ATE_RX_OVRD_IN_3 0x32c6 |
|---|
| 5257 | #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_RX_OVRD_OUT_2 0x32c7 |
|---|
| 5258 | #define ixDPCSSYS_CR2_RAWLANE2_DIG_PCS_XF_TX_OVRD_IN_2 0x32c8 |
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| 5287 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_PCS_XF_RX_OVRD_OUT_1 0x331c |
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| 5303 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_SUP 0x332c |
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| 5304 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_TX_CMN_MODE 0x332d |
|---|
| 5305 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_TX_RXDET 0x332e |
|---|
| 5306 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_PWRUP 0x332f |
|---|
| 5307 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_VCO_WAIT 0x3330 |
|---|
| 5308 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_VCO_CAL 0x3331 |
|---|
| 5309 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_CMNCAL_MPLL_STATUS 0x3332 |
|---|
| 5310 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_CAL_ADAPT 0x3333 |
|---|
| 5311 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_ADAPT 0x3334 |
|---|
| 5312 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_DATA_CAL 0x3335 |
|---|
| 5313 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_PHASE_CAL 0x3336 |
|---|
| 5314 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_RX_CONT_AFE_CAL 0x3337 |
|---|
| 5315 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_FAST_FLAGS 0x3338 |
|---|
| 5316 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_CR_LOCK 0x3339 |
|---|
| 5317 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_TX_DCC_FLAGS 0x333a |
|---|
| 5318 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_TX_DCC_STATUS 0x333b |
|---|
| 5319 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_OCLA 0x333c |
|---|
| 5320 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_TX_EQ_UPDATE_FLAG 0x333d |
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| 5321 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_CMNCAL_RCAL_STATUS 0x333e |
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| 5322 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_FSM_RX_IQ_PHASE_OFFSET 0x333f |
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| 5323 | #define ixDPCSSYS_CR2_RAWLANE3_DIG_IRQ_CTL_RESET_RTN_REQ 0x3340 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5416 | #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_ADPT_DFE_TAP5 0x4020 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5429 | #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_FAST_FLAGS_2 0x402d |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 5444 | #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_CAL_VREFGEN_CODE 0x403c |
|---|
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|---|
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|---|
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|---|
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|---|
| 5450 | #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_IDF_CODE_1 0x4042 |
|---|
| 5451 | #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_DCC_CAL_QCM_CODE_1 0x4043 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5462 | #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_LANE_XCVR_MODE_OVRD_IN 0x404e |
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| 5464 | #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_RX_SIGDET_CONFIG 0x4050 |
|---|
| 5465 | #define ixDPCSSYS_CR2_RAWAONLANE0_DIG_TX_DCC_CONFIG 0x4051 |
|---|
| 5466 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_AFE_ATT_IDAC_OFST 0x4100 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5472 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_PHASE_ODD_VDAC_OFST 0x4106 |
|---|
| 5473 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_EVEN_REF_LVL 0x4107 |
|---|
| 5474 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_ODD_REF_LVL 0x4108 |
|---|
| 5475 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_PHSADJ_LIN 0x4109 |
|---|
| 5476 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_PHSADJ_MAP 0x410a |
|---|
| 5477 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_DATA_EVEN_HIGH_VDAC_OFST 0x410b |
|---|
| 5478 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_DATA_EVEN_LOW_VDAC_OFST 0x410c |
|---|
| 5479 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST 0x410d |
|---|
| 5480 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_DATA_ODD_LOW_VDAC_OFST 0x410e |
|---|
| 5481 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_BYPASS_EVEN_VDAC_OFST 0x410f |
|---|
| 5482 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_DFE_BYPASS_ODD_VDAC_OFST 0x4110 |
|---|
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|---|
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|---|
| 5485 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_IQ_PHASE_ADJUST 0x4113 |
|---|
| 5486 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_MPLLA_COARSE_TUNE 0x4114 |
|---|
| 5487 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_MPLLB_COARSE_TUNE 0x4115 |
|---|
| 5488 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_INIT_PWRUP_DONE 0x4116 |
|---|
| 5489 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADPT_ATT 0x4117 |
|---|
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|---|
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|---|
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|---|
| 5493 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_RX_ADAPT_DONE 0x411b |
|---|
| 5494 | #define ixDPCSSYS_CR2_RAWAONLANE1_DIG_FAST_FLAGS 0x411c |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 5640 | #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_RX_PHSADJ_MAP 0x430a |
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|---|
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| 5643 | #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_DATA_ODD_HIGH_VDAC_OFST 0x430d |
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|---|
| 5647 | #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_ERROR_EVEN_VDAC_OFST 0x4311 |
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| 5648 | #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_DFE_ERROR_ODD_VDAC_OFST 0x4312 |
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|---|
| 5665 | #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_LANE_CMNCAL_MPLL_STATUS 0x4323 |
|---|
| 5666 | #define ixDPCSSYS_CR2_RAWAONLANE3_DIG_ADPT_CTL_0 0x4324 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5721 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_PHSADJ_LIN 0x7009 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5731 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_IQ_PHASE_ADJUST 0x7013 |
|---|
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|---|
| 5733 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_MPLLB_COARSE_TUNE 0x7015 |
|---|
| 5734 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_INIT_PWRUP_DONE 0x7016 |
|---|
| 5735 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_ATT 0x7017 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5741 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP2 0x701d |
|---|
| 5742 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP3 0x701e |
|---|
| 5743 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP4 0x701f |
|---|
| 5744 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_ADPT_DFE_TAP5 0x7020 |
|---|
| 5745 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SLICER_CTRL_EVEN 0x7021 |
|---|
| 5746 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SLICER_CTRL_ODD 0x7022 |
|---|
| 5747 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_LANE_CMNCAL_MPLL_STATUS 0x7023 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5753 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_5 0x7029 |
|---|
| 5754 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_6 0x702a |
|---|
| 5755 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_ADPT_CTL_7 0x702b |
|---|
| 5756 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_MPLL_DISABLE 0x702c |
|---|
| 5757 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FAST_FLAGS_2 0x702d |
|---|
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|---|
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|---|
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|---|
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| 5762 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_STATS 0x7032 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5773 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_0 0x703d |
|---|
| 5774 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_0 0x703e |
|---|
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|---|
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|---|
| 5777 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_ICM_CODE_1 0x7041 |
|---|
| 5778 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_IDF_CODE_1 0x7042 |
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| 5779 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_QCM_CODE_1 0x7043 |
|---|
| 5780 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_DCC_CAL_QDF_CODE_1 0x7044 |
|---|
| 5781 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TX_DCC_BANK_ADDR 0x7045 |
|---|
| 5782 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TX_DCC_BANK_DATA 0x7046 |
|---|
| 5783 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TX_DCC_CONT 0x7047 |
|---|
| 5784 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_MPLL_BG_CTL 0x7048 |
|---|
| 5785 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_SIGDET_OUT_OVRD 0x7049 |
|---|
| 5786 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_SIGDET_OUT_IN 0x704a |
|---|
| 5787 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FW_MM_CONFIG 0x704b |
|---|
| 5788 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FW_ADPT_CONFIG 0x704c |
|---|
| 5789 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_FW_CALIB_CONFIG 0x704d |
|---|
| 5790 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_LANE_XCVR_MODE_OVRD_IN 0x704e |
|---|
| 5791 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_LANE_XCVR_MODE_IN 0x704f |
|---|
| 5792 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_RX_SIGDET_CONFIG 0x7050 |
|---|
| 5793 | #define ixDPCSSYS_CR2_RAWAONLANEX_DIG_TX_DCC_CONFIG 0x7051 |
|---|
| 5794 | #define ixDPCSSYS_CR2_SUPX_DIG_IDCODE_LO 0x8000 |
|---|
| 5795 | #define ixDPCSSYS_CR2_SUPX_DIG_IDCODE_HI 0x8001 |
|---|
| 5796 | #define ixDPCSSYS_CR2_SUPX_DIG_REFCLK_OVRD_IN 0x8002 |
|---|
| 5797 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_DIV_CLK_OVRD_IN 0x8003 |
|---|
| 5798 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_HDMI_CLK_OVRD_IN 0x8004 |
|---|
| 5799 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_DIV_CLK_OVRD_IN 0x8005 |
|---|
| 5800 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_HDMI_CLK_OVRD_IN 0x8006 |
|---|
| 5801 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_0 0x8007 |
|---|
| 5802 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_1 0x8008 |
|---|
| 5803 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_2 0x8009 |
|---|
| 5804 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_PEAK_1 0x800a |
|---|
| 5805 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_PEAK_2 0x800b |
|---|
| 5806 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_STEPSIZE_1 0x800c |
|---|
| 5807 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_SSC_STEPSIZE_2 0x800d |
|---|
| 5808 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_3 0x800e |
|---|
| 5809 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_4 0x800f |
|---|
| 5810 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_OVRD_IN_5 0x8010 |
|---|
| 5811 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_CP_OVRD_IN 0x8011 |
|---|
| 5812 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_CP_GS_OVRD_IN 0x8012 |
|---|
| 5813 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_0 0x8013 |
|---|
| 5814 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_1 0x8014 |
|---|
| 5815 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_2 0x8015 |
|---|
| 5816 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_PEAK_1 0x8016 |
|---|
| 5817 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_PEAK_2 0x8017 |
|---|
| 5818 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_STEPSIZE_1 0x8018 |
|---|
| 5819 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_SSC_STEPSIZE_2 0x8019 |
|---|
| 5820 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_3 0x801a |
|---|
| 5821 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_4 0x801b |
|---|
| 5822 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_OVRD_IN_5 0x801c |
|---|
| 5823 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_CP_OVRD_IN 0x801d |
|---|
| 5824 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLB_CP_GS_OVRD_IN 0x801e |
|---|
| 5825 | #define ixDPCSSYS_CR2_SUPX_DIG_SUP_OVRD_IN 0x801f |
|---|
| 5826 | #define ixDPCSSYS_CR2_SUPX_DIG_PRESCALER_OVRD_IN 0x8020 |
|---|
| 5827 | #define ixDPCSSYS_CR2_SUPX_DIG_SUP_OVRD_OUT 0x8021 |
|---|
| 5828 | #define ixDPCSSYS_CR2_SUPX_DIG_LVL_OVRD_IN 0x8022 |
|---|
| 5829 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_0 0x8024 |
|---|
| 5830 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_1 0x8025 |
|---|
| 5831 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_2 0x8026 |
|---|
| 5832 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_3 0x8027 |
|---|
| 5833 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_4 0x8028 |
|---|
| 5834 | #define ixDPCSSYS_CR2_SUPX_DIG_MPLLA_ASIC_IN_5 0x8029 |
|---|
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|---|
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| 5930 | #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_EQ_ASIC_IN_1 0x9018 |
|---|
| 5931 | #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_0 0x9019 |
|---|
| 5932 | #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_CDR_VCO_ASIC_IN_1 0x901a |
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| 5933 | #define ixDPCSSYS_CR2_LANEX_DIG_ASIC_RX_ASIC_OUT_0 0x901b |
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|---|
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|---|
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|---|
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|---|
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|---|
| 5949 | #define ixDPCSSYS_CR2_LANEX_DIG_TX_PWRCTL_DCC_CR_BANK_DATA 0x902b |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5960 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PSTATE_P2 0x9043 |
|---|
| 5961 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_1 0x9045 |
|---|
| 5962 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_PWRCTL_RX_PWRUP_TIME_2 0x9046 |
|---|
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|---|
| 5964 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_0 0x9048 |
|---|
| 5965 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_1 0x9049 |
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| 5966 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_CTRL_2 0x904a |
|---|
| 5967 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_0 0x904b |
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| 5968 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_CAL_TIME_1 0x904c |
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| 5969 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_0 0x904d |
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| 5970 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_VCOCAL_RX_VCO_STAT_1 0x904e |
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|---|
| 5972 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_RX_ALIGN_XAUI_COMM_MASK 0x9050 |
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| 5973 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_LBERT_CTL 0x9051 |
|---|
| 5974 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_LBERT_ERR 0x9052 |
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| 5975 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_CDR_CDR_CTL_0 0x9053 |
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|---|
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|---|
| 5980 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_CDR_STAT 0x9058 |
|---|
| 5981 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_DPLL_FREQ 0x9059 |
|---|
| 5982 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_DPLL_FREQ_BOUND_0 0x905a |
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| 5983 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_DPLL_FREQ_BOUND_1 0x905b |
|---|
| 5984 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_0 0x9060 |
|---|
| 5985 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_1 0x9061 |
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| 5986 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_2 0x9062 |
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| 5987 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_3 0x9063 |
|---|
| 5988 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_4 0x9064 |
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| 5989 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_5 0x9065 |
|---|
| 5990 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_6 0x9066 |
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| 5991 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_7 0x9067 |
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| 5992 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_8 0x9068 |
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| 5993 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ADPT_CFG_9 0x9069 |
|---|
| 5994 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_RST_ADPT_CFG 0x906a |
|---|
| 5995 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_ATT_STATUS 0x906b |
|---|
| 5996 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_VGA_STATUS 0x906c |
|---|
| 5997 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_CTLE_STATUS 0x906d |
|---|
| 5998 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_TAP1_STATUS 0x906e |
|---|
| 5999 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_TAP2_STATUS 0x906f |
|---|
| 6000 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_DATA_EVEN_VDAC_OFST 0x9073 |
|---|
| 6001 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_DFE_DATA_ODD_VDAC_OFST 0x9074 |
|---|
| 6002 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_EVEN 0x9075 |
|---|
| 6003 | #define ixDPCSSYS_CR2_LANEX_DIG_RX_ADPTCTL_RX_SLICER_CTRL_ODD 0x9076 |
|---|
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| 6050 | #define ixDPCSSYS_CR2_LANEX_DIG_ANA_RX_VCO_OVRD_OUT_2 0x90ad |
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|---|
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|---|
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|---|
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| 7214 | |
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| 7215 | #endif |
|---|
| 7216 | |
|---|
