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| 21 | * |
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| 22 | */ |
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| 23 | #ifndef _gc_11_0_0_OFFSET_HEADER |
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| 24 | #define |
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| 25 | |
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| 26 | |
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| 27 | |
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| 28 | // addressBlock: gc_sdma0_sdma0dec |
|---|
| 29 | // base address: 0x4980 |
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| 35 | #define regSDMA0_GLOBAL_TIMESTAMP_LO_BASE_IDX 0 |
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| 37 | #define regSDMA0_GLOBAL_TIMESTAMP_HI_BASE_IDX 0 |
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|---|
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|---|
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| 1401 | #define regSDMA1_QUEUE4_RB_RPTR_ADDR_HI_BASE_IDX 0 |
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| 1419 | #define regSDMA1_QUEUE4_CONTEXT_STATUS_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 1431 | #define regSDMA1_QUEUE4_SCHEDULE_CNTL_BASE_IDX 0 |
|---|
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|---|
| 1439 | #define regSDMA1_QUEUE4_RB_WPTR_POLL_ADDR_HI_BASE_IDX 0 |
|---|
| 1440 | #define regSDMA1_QUEUE4_RB_WPTR_POLL_ADDR_LO 0x0813 |
|---|
| 1441 | #define regSDMA1_QUEUE4_RB_WPTR_POLL_ADDR_LO_BASE_IDX 0 |
|---|
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|---|
| 1443 | #define regSDMA1_QUEUE4_RB_AQL_CNTL_BASE_IDX 0 |
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| 1444 | #define regSDMA1_QUEUE4_MINOR_PTR_UPDATE 0x0815 |
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| 1445 | #define regSDMA1_QUEUE4_MINOR_PTR_UPDATE_BASE_IDX 0 |
|---|
| 1446 | #define regSDMA1_QUEUE4_RB_PREEMPT 0x0816 |
|---|
| 1447 | #define regSDMA1_QUEUE4_RB_PREEMPT_BASE_IDX 0 |
|---|
| 1448 | #define regSDMA1_QUEUE4_MIDCMD_DATA0 0x0820 |
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| 1449 | #define regSDMA1_QUEUE4_MIDCMD_DATA0_BASE_IDX 0 |
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| 1682 | #define regSDMA1_QUEUE7_DOORBELL_OFFSET 0x0913 |
|---|
| 1683 | #define regSDMA1_QUEUE7_DOORBELL_OFFSET_BASE_IDX 0 |
|---|
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|---|
| 1685 | #define regSDMA1_QUEUE7_CSA_ADDR_LO_BASE_IDX 0 |
|---|
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|---|
| 1687 | #define regSDMA1_QUEUE7_CSA_ADDR_HI_BASE_IDX 0 |
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|---|
| 1689 | #define regSDMA1_QUEUE7_SCHEDULE_CNTL_BASE_IDX 0 |
|---|
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|---|
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|---|
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| 1699 | #define regSDMA1_QUEUE7_RB_WPTR_POLL_ADDR_LO_BASE_IDX 0 |
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|---|
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| 1703 | #define regSDMA1_QUEUE7_MINOR_PTR_UPDATE_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
| 1712 | #define regSDMA1_QUEUE7_MIDCMD_DATA3 0x092b |
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|---|
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|---|
| 1727 | #define regSDMA1_QUEUE7_MIDCMD_DATA10_BASE_IDX 0 |
|---|
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|---|
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| 1730 | |
|---|
| 1731 | |
|---|
| 1732 | // addressBlock: gc_sdma0_sdma0hypdec |
|---|
| 1733 | // base address: 0x3e200 |
|---|
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| 1739 | #define regSDMA0_UCODE_SELFLOAD_CONTROL_BASE_IDX 1 |
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| 1741 | #define regSDMA0_BROADCAST_UCODE_ADDR_BASE_IDX 1 |
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|---|
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| 1746 | |
|---|
| 1747 | |
|---|
| 1748 | // addressBlock: gc_sdma0_sdma1hypdec |
|---|
| 1749 | // base address: 0x3e280 |
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| 1757 | #define regSDMA1_BROADCAST_UCODE_ADDR_BASE_IDX 1 |
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| 1759 | #define regSDMA1_BROADCAST_UCODE_DATA_BASE_IDX 1 |
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| 1760 | #define regSDMA1_F32_CNTL 0x58ba |
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| 1761 | #define regSDMA1_F32_CNTL_BASE_IDX 1 |
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| 1762 | |
|---|
| 1763 | |
|---|
| 1764 | // addressBlock: gc_sdma0_sdma0perfsdec |
|---|
| 1765 | // base address: 0x37880 |
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| 1766 | #define regSDMA0_PERFCNT_PERFCOUNTER0_CFG 0x3e20 |
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| 1767 | #define regSDMA0_PERFCNT_PERFCOUNTER0_CFG_BASE_IDX 1 |
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|---|
| 1769 | #define regSDMA0_PERFCNT_PERFCOUNTER1_CFG_BASE_IDX 1 |
|---|
| 1770 | #define regSDMA0_PERFCNT_PERFCOUNTER_RSLT_CNTL 0x3e22 |
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| 1771 | #define regSDMA0_PERFCNT_PERFCOUNTER_RSLT_CNTL_BASE_IDX 1 |
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| 1772 | #define regSDMA0_PERFCNT_MISC_CNTL 0x3e23 |
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| 1773 | #define regSDMA0_PERFCNT_MISC_CNTL_BASE_IDX 1 |
|---|
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| 1775 | #define regSDMA0_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
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| 1777 | #define regSDMA0_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
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|---|
| 1779 | #define regSDMA0_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 1780 | #define regSDMA0_PERFCOUNTER1_SELECT1 0x3e27 |
|---|
| 1781 | #define regSDMA0_PERFCOUNTER1_SELECT1_BASE_IDX 1 |
|---|
| 1782 | |
|---|
| 1783 | |
|---|
| 1784 | // addressBlock: gc_sdma0_sdma1perfsdec |
|---|
| 1785 | // base address: 0x378b0 |
|---|
| 1786 | #define regSDMA1_PERFCNT_PERFCOUNTER0_CFG 0x3e2c |
|---|
| 1787 | #define regSDMA1_PERFCNT_PERFCOUNTER0_CFG_BASE_IDX 1 |
|---|
| 1788 | #define regSDMA1_PERFCNT_PERFCOUNTER1_CFG 0x3e2d |
|---|
| 1789 | #define regSDMA1_PERFCNT_PERFCOUNTER1_CFG_BASE_IDX 1 |
|---|
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|---|
| 1791 | #define regSDMA1_PERFCNT_PERFCOUNTER_RSLT_CNTL_BASE_IDX 1 |
|---|
| 1792 | #define regSDMA1_PERFCNT_MISC_CNTL 0x3e2f |
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| 1793 | #define regSDMA1_PERFCNT_MISC_CNTL_BASE_IDX 1 |
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|---|
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|---|
| 1797 | #define regSDMA1_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
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| 1799 | #define regSDMA1_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 1800 | #define regSDMA1_PERFCOUNTER1_SELECT1 0x3e33 |
|---|
| 1801 | #define regSDMA1_PERFCOUNTER1_SELECT1_BASE_IDX 1 |
|---|
| 1802 | |
|---|
| 1803 | |
|---|
| 1804 | // addressBlock: gc_sdma0_sdma0perfddec |
|---|
| 1805 | // base address: 0x35980 |
|---|
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|---|
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| 1813 | #define regSDMA0_PERFCOUNTER0_HI_BASE_IDX 1 |
|---|
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|---|
| 1817 | #define regSDMA0_PERFCOUNTER1_HI_BASE_IDX 1 |
|---|
| 1818 | |
|---|
| 1819 | |
|---|
| 1820 | // addressBlock: gc_sdma0_sdma1perfddec |
|---|
| 1821 | // base address: 0x359b0 |
|---|
| 1822 | #define regSDMA1_PERFCNT_PERFCOUNTER_LO 0x366c |
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| 1823 | #define regSDMA1_PERFCNT_PERFCOUNTER_LO_BASE_IDX 1 |
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| 1825 | #define regSDMA1_PERFCNT_PERFCOUNTER_HI_BASE_IDX 1 |
|---|
| 1826 | #define regSDMA1_PERFCOUNTER0_LO 0x366e |
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| 1827 | #define regSDMA1_PERFCOUNTER0_LO_BASE_IDX 1 |
|---|
| 1828 | #define regSDMA1_PERFCOUNTER0_HI 0x366f |
|---|
| 1829 | #define regSDMA1_PERFCOUNTER0_HI_BASE_IDX 1 |
|---|
| 1830 | #define regSDMA1_PERFCOUNTER1_LO 0x3670 |
|---|
| 1831 | #define regSDMA1_PERFCOUNTER1_LO_BASE_IDX 1 |
|---|
| 1832 | #define regSDMA1_PERFCOUNTER1_HI 0x3671 |
|---|
| 1833 | #define regSDMA1_PERFCOUNTER1_HI_BASE_IDX 1 |
|---|
| 1834 | |
|---|
| 1835 | |
|---|
| 1836 | // addressBlock: gc_grbmdec |
|---|
| 1837 | // base address: 0x8000 |
|---|
| 1838 | #define regGRBM_CNTL 0x0da0 |
|---|
| 1839 | #define regGRBM_CNTL_BASE_IDX 0 |
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| 1841 | #define regGRBM_SKEW_CNTL_BASE_IDX 0 |
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| 1843 | #define regGRBM_STATUS2_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 1854 | #define regGRBM_SOFT_RESET 0x0da8 |
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| 1855 | #define regGRBM_SOFT_RESET_BASE_IDX 0 |
|---|
| 1856 | #define regGRBM_GFX_CLKEN_CNTL 0x0dac |
|---|
| 1857 | #define regGRBM_GFX_CLKEN_CNTL_BASE_IDX 0 |
|---|
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|---|
| 1859 | #define regGRBM_WAIT_IDLE_CLOCKS_BASE_IDX 0 |
|---|
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|---|
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|---|
| 1867 | #define regGRBM_STATUS_SE5_BASE_IDX 0 |
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| 1869 | #define regGRBM_READ_ERROR_BASE_IDX 0 |
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|---|
| 1871 | #define regGRBM_READ_ERROR2_BASE_IDX 0 |
|---|
| 1872 | #define regGRBM_INT_CNTL 0x0db8 |
|---|
| 1873 | #define regGRBM_INT_CNTL_BASE_IDX 0 |
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| 1874 | #define regGRBM_TRAP_OP 0x0db9 |
|---|
| 1875 | #define regGRBM_TRAP_OP_BASE_IDX 0 |
|---|
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|---|
| 1877 | #define regGRBM_TRAP_ADDR_BASE_IDX 0 |
|---|
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|---|
| 1879 | #define regGRBM_TRAP_ADDR_MSK_BASE_IDX 0 |
|---|
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|---|
| 1881 | #define regGRBM_TRAP_WD_BASE_IDX 0 |
|---|
| 1882 | #define regGRBM_TRAP_WD_MSK 0x0dbd |
|---|
| 1883 | #define regGRBM_TRAP_WD_MSK_BASE_IDX 0 |
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| 1884 | #define regGRBM_DSM_BYPASS 0x0dbe |
|---|
| 1885 | #define regGRBM_DSM_BYPASS_BASE_IDX 0 |
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| 1886 | #define regGRBM_WRITE_ERROR 0x0dbf |
|---|
| 1887 | #define regGRBM_WRITE_ERROR_BASE_IDX 0 |
|---|
| 1888 | #define regGRBM_CHIP_REVISION 0x0dc1 |
|---|
| 1889 | #define regGRBM_CHIP_REVISION_BASE_IDX 0 |
|---|
| 1890 | #define regGRBM_IH_CREDIT 0x0dc4 |
|---|
| 1891 | #define regGRBM_IH_CREDIT_BASE_IDX 0 |
|---|
| 1892 | #define regGRBM_PWR_CNTL2 0x0dc5 |
|---|
| 1893 | #define regGRBM_PWR_CNTL2_BASE_IDX 0 |
|---|
| 1894 | #define regGRBM_UTCL2_INVAL_RANGE_START 0x0dc6 |
|---|
| 1895 | #define regGRBM_UTCL2_INVAL_RANGE_START_BASE_IDX 0 |
|---|
| 1896 | #define regGRBM_UTCL2_INVAL_RANGE_END 0x0dc7 |
|---|
| 1897 | #define regGRBM_UTCL2_INVAL_RANGE_END_BASE_IDX 0 |
|---|
| 1898 | #define regGRBM_INVALID_PIPE 0x0dc9 |
|---|
| 1899 | #define regGRBM_INVALID_PIPE_BASE_IDX 0 |
|---|
| 1900 | #define regGRBM_FENCE_RANGE0 0x0dca |
|---|
| 1901 | #define regGRBM_FENCE_RANGE0_BASE_IDX 0 |
|---|
| 1902 | #define regGRBM_FENCE_RANGE1 0x0dcb |
|---|
| 1903 | #define regGRBM_FENCE_RANGE1_BASE_IDX 0 |
|---|
| 1904 | #define regGRBM_SCRATCH_REG0 0x0de0 |
|---|
| 1905 | #define regGRBM_SCRATCH_REG0_BASE_IDX 0 |
|---|
| 1906 | #define regGRBM_SCRATCH_REG1 0x0de1 |
|---|
| 1907 | #define regGRBM_SCRATCH_REG1_BASE_IDX 0 |
|---|
| 1908 | #define regGRBM_SCRATCH_REG2 0x0de2 |
|---|
| 1909 | #define regGRBM_SCRATCH_REG2_BASE_IDX 0 |
|---|
| 1910 | #define regGRBM_SCRATCH_REG3 0x0de3 |
|---|
| 1911 | #define regGRBM_SCRATCH_REG3_BASE_IDX 0 |
|---|
| 1912 | #define regGRBM_SCRATCH_REG4 0x0de4 |
|---|
| 1913 | #define regGRBM_SCRATCH_REG4_BASE_IDX 0 |
|---|
| 1914 | #define regGRBM_SCRATCH_REG5 0x0de5 |
|---|
| 1915 | #define regGRBM_SCRATCH_REG5_BASE_IDX 0 |
|---|
| 1916 | #define regGRBM_SCRATCH_REG6 0x0de6 |
|---|
| 1917 | #define regGRBM_SCRATCH_REG6_BASE_IDX 0 |
|---|
| 1918 | #define regGRBM_SCRATCH_REG7 0x0de7 |
|---|
| 1919 | #define regGRBM_SCRATCH_REG7_BASE_IDX 0 |
|---|
| 1920 | #define regVIOLATION_DATA_ASYNC_VF_PROG 0x0df1 |
|---|
| 1921 | #define regVIOLATION_DATA_ASYNC_VF_PROG_BASE_IDX 0 |
|---|
| 1922 | |
|---|
| 1923 | |
|---|
| 1924 | // addressBlock: gc_cpdec |
|---|
| 1925 | // base address: 0x8200 |
|---|
| 1926 | #define regCP_CPC_DEBUG_CNTL 0x0e20 |
|---|
| 1927 | #define regCP_CPC_DEBUG_CNTL_BASE_IDX 0 |
|---|
| 1928 | #define regCP_CPC_DEBUG_DATA 0x0e21 |
|---|
| 1929 | #define regCP_CPC_DEBUG_DATA_BASE_IDX 0 |
|---|
| 1930 | #define regCP_CPC_STATUS 0x0e24 |
|---|
| 1931 | #define regCP_CPC_STATUS_BASE_IDX 0 |
|---|
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|---|
| 1933 | #define regCP_CPC_BUSY_STAT_BASE_IDX 0 |
|---|
| 1934 | #define regCP_CPC_STALLED_STAT1 0x0e26 |
|---|
| 1935 | #define regCP_CPC_STALLED_STAT1_BASE_IDX 0 |
|---|
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|---|
| 1937 | #define regCP_CPF_STATUS_BASE_IDX 0 |
|---|
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| 1939 | #define regCP_CPF_BUSY_STAT_BASE_IDX 0 |
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| 1941 | #define regCP_CPF_STALLED_STAT1_BASE_IDX 0 |
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| 1943 | #define regCP_CPC_BUSY_STAT2_BASE_IDX 0 |
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|---|
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|---|
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|---|
| 2397 | #define regCC_RB_DAISY_CHAIN_BASE_IDX 0 |
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| 2417 | #define regCB_FGCG_SRAM_OVERRIDE_BASE_IDX 0 |
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| 2423 | #define regCB_CACHE_EVICT_POINTS_BASE_IDX 0 |
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|---|
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| 2426 | // addressBlock: gc_gceadec |
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| 2715 | #define regGCMC_VM_LOCAL_FB_ADDRESS_LOCK_CNTL_BASE_IDX 0 |
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| 2719 | #define regGCUTCL2_CGTT_BUSY_CTRL_BASE_IDX 0 |
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| 2725 | #define regGCUTCL2_GROUP_RET_FAULT_STATUS_BASE_IDX 0 |
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| 2728 | // addressBlock: gc_gcvml2pfdec |
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|---|
| 2730 | #define regGCVM_L2_CNTL 0x15bc |
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|---|
| 2733 | #define regGCVM_L2_CNTL2_BASE_IDX 0 |
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|---|
| 2735 | #define regGCVM_L2_CNTL3_BASE_IDX 0 |
|---|
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| 2737 | #define regGCVM_L2_STATUS_BASE_IDX 0 |
|---|
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| 2775 | #define regGCVM_L2_CONTEXT_IDENTITY_PHYSICAL_OFFSET_HI32_BASE_IDX 0 |
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| 2785 | #define regGCVM_L2_CACHE_PARITY_CNTL_BASE_IDX 0 |
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| 2795 | #define regGCVML2_WALKER_MACRO_THROTTLE_FETCH_LIMIT_BASE_IDX 0 |
|---|
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| 2797 | #define regGCVML2_WALKER_MICRO_THROTTLE_TIME_BASE_IDX 0 |
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| 2798 | #define regGCVML2_WALKER_MICRO_THROTTLE_FETCH_LIMIT 0x15df |
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| 2799 | #define regGCVML2_WALKER_MICRO_THROTTLE_FETCH_LIMIT_BASE_IDX 0 |
|---|
| 2800 | #define regGCVM_L2_CGTT_BUSY_CTRL 0x15e0 |
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| 2801 | #define regGCVM_L2_CGTT_BUSY_CTRL_BASE_IDX 0 |
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| 2805 | #define regGCVM_L2_PTE_CACHE_DUMP_READ_BASE_IDX 0 |
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| 2809 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_REQUEST_HI_BASE_IDX 0 |
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| 2811 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_RESPONSE_LO_BASE_IDX 0 |
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| 2812 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_RESPONSE_HI 0x15e8 |
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| 2813 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_RESPONSE_HI_BASE_IDX 0 |
|---|
| 2814 | #define regGCVM_L2_BANK_SELECT_MASKS 0x15e9 |
|---|
| 2815 | #define regGCVM_L2_BANK_SELECT_MASKS_BASE_IDX 0 |
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| 2817 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_RET_CDC_BASE_IDX 0 |
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| 2819 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_CDC_BASE_IDX 0 |
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|---|
| 2821 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_NOCDC_BASE_IDX 0 |
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| 2823 | #define regGCVML2_CREDIT_SAFETY_IH_FAULT_INTERRUPT_BASE_IDX 0 |
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| 2825 | #define regGCVML2_WALKER_CREDIT_SAFETY_FETCH_RDREQ_BASE_IDX 0 |
|---|
| 2826 | |
|---|
| 2827 | |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4252 | #define regCP_ME1_PIPE2_INT_STATUS 0x1e2f |
|---|
| 4253 | #define regCP_ME1_PIPE2_INT_STATUS_BASE_IDX 0 |
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|---|
| 4255 | #define regCP_ME1_PIPE3_INT_STATUS_BASE_IDX 0 |
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| 4256 | #define regCP_ME2_PIPE0_INT_STATUS 0x1e31 |
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| 4265 | #define regCP_GFX_QUEUE_INDEX_BASE_IDX 0 |
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|---|
| 4267 | #define regCC_GC_EDC_CONFIG_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4287 | #define regCP_ME2_PIPE3_PRIORITY_BASE_IDX 0 |
|---|
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|---|
| 4289 | #define regCP_PFP_PRGRM_CNTR_START_BASE_IDX 0 |
|---|
| 4290 | #define regCP_ME_PRGRM_CNTR_START 0x1e45 |
|---|
| 4291 | #define regCP_ME_PRGRM_CNTR_START_BASE_IDX 0 |
|---|
| 4292 | #define regCP_MEC1_PRGRM_CNTR_START 0x1e46 |
|---|
| 4293 | #define regCP_MEC1_PRGRM_CNTR_START_BASE_IDX 0 |
|---|
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|---|
| 4295 | #define regCP_MEC2_PRGRM_CNTR_START_BASE_IDX 0 |
|---|
| 4296 | #define regCP_PFP_INTR_ROUTINE_START 0x1e49 |
|---|
| 4297 | #define regCP_PFP_INTR_ROUTINE_START_BASE_IDX 0 |
|---|
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|---|
| 4299 | #define regCP_ME_INTR_ROUTINE_START_BASE_IDX 0 |
|---|
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|---|
| 4301 | #define regCP_MEC1_INTR_ROUTINE_START_BASE_IDX 0 |
|---|
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|---|
| 4303 | #define regCP_MEC2_INTR_ROUTINE_START_BASE_IDX 0 |
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| 4304 | #define regCP_CONTEXT_CNTL 0x1e4d |
|---|
| 4305 | #define regCP_CONTEXT_CNTL_BASE_IDX 0 |
|---|
| 4306 | #define regCP_MAX_CONTEXT 0x1e4e |
|---|
| 4307 | #define regCP_MAX_CONTEXT_BASE_IDX 0 |
|---|
| 4308 | #define regCP_IQ_WAIT_TIME1 0x1e4f |
|---|
| 4309 | #define regCP_IQ_WAIT_TIME1_BASE_IDX 0 |
|---|
| 4310 | #define regCP_IQ_WAIT_TIME2 0x1e50 |
|---|
| 4311 | #define regCP_IQ_WAIT_TIME2_BASE_IDX 0 |
|---|
| 4312 | #define regCP_RB0_BASE_HI 0x1e51 |
|---|
| 4313 | #define regCP_RB0_BASE_HI_BASE_IDX 0 |
|---|
| 4314 | #define regCP_RB1_BASE_HI 0x1e52 |
|---|
| 4315 | #define regCP_RB1_BASE_HI_BASE_IDX 0 |
|---|
| 4316 | #define regCP_VMID_RESET 0x1e53 |
|---|
| 4317 | #define regCP_VMID_RESET_BASE_IDX 0 |
|---|
| 4318 | #define regCPC_INT_CNTL 0x1e54 |
|---|
| 4319 | #define regCPC_INT_CNTL_BASE_IDX 0 |
|---|
| 4320 | #define regCPC_INT_STATUS 0x1e55 |
|---|
| 4321 | #define regCPC_INT_STATUS_BASE_IDX 0 |
|---|
| 4322 | #define regCP_VMID_PREEMPT 0x1e56 |
|---|
| 4323 | #define regCP_VMID_PREEMPT_BASE_IDX 0 |
|---|
| 4324 | #define regCPC_INT_CNTX_ID 0x1e57 |
|---|
| 4325 | #define regCPC_INT_CNTX_ID_BASE_IDX 0 |
|---|
| 4326 | #define regCP_PQ_STATUS 0x1e58 |
|---|
| 4327 | #define regCP_PQ_STATUS_BASE_IDX 0 |
|---|
| 4328 | #define regCP_PFP_PRGRM_CNTR_START_HI 0x1e59 |
|---|
| 4329 | #define regCP_PFP_PRGRM_CNTR_START_HI_BASE_IDX 0 |
|---|
| 4330 | #define regCP_MAX_DRAW_COUNT 0x1e5c |
|---|
| 4331 | #define regCP_MAX_DRAW_COUNT_BASE_IDX 0 |
|---|
| 4332 | #define regCP_MEC1_F32_INT_DIS 0x1e5d |
|---|
| 4333 | #define regCP_MEC1_F32_INT_DIS_BASE_IDX 0 |
|---|
| 4334 | #define regCP_MEC2_F32_INT_DIS 0x1e5e |
|---|
| 4335 | #define regCP_MEC2_F32_INT_DIS_BASE_IDX 0 |
|---|
| 4336 | #define regCP_VMID_STATUS 0x1e5f |
|---|
| 4337 | #define regCP_VMID_STATUS_BASE_IDX 0 |
|---|
| 4338 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_LO 0x1e60 |
|---|
| 4339 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_LO_BASE_IDX 0 |
|---|
| 4340 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_HI 0x1e61 |
|---|
| 4341 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 4342 | #define regCPC_SUSPEND_CTX_SAVE_CONTROL 0x1e62 |
|---|
| 4343 | #define regCPC_SUSPEND_CTX_SAVE_CONTROL_BASE_IDX 0 |
|---|
| 4344 | #define regCPC_SUSPEND_CNTL_STACK_OFFSET 0x1e63 |
|---|
| 4345 | #define regCPC_SUSPEND_CNTL_STACK_OFFSET_BASE_IDX 0 |
|---|
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|---|
| 4347 | #define regCPC_SUSPEND_CNTL_STACK_SIZE_BASE_IDX 0 |
|---|
| 4348 | #define regCPC_SUSPEND_WG_STATE_OFFSET 0x1e65 |
|---|
| 4349 | #define regCPC_SUSPEND_WG_STATE_OFFSET_BASE_IDX 0 |
|---|
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|---|
| 4351 | #define regCPC_SUSPEND_CTX_SAVE_SIZE_BASE_IDX 0 |
|---|
| 4352 | #define regCPC_OS_PIPES 0x1e67 |
|---|
| 4353 | #define regCPC_OS_PIPES_BASE_IDX 0 |
|---|
| 4354 | #define regCP_SUSPEND_RESUME_REQ 0x1e68 |
|---|
| 4355 | #define regCP_SUSPEND_RESUME_REQ_BASE_IDX 0 |
|---|
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|---|
| 4357 | #define regCP_SUSPEND_CNTL_BASE_IDX 0 |
|---|
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|---|
| 4359 | #define regCP_IQ_WAIT_TIME3_BASE_IDX 0 |
|---|
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|---|
| 4361 | #define regCPC_DDID_BASE_ADDR_LO_BASE_IDX 0 |
|---|
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|---|
| 4363 | #define regCP_DDID_BASE_ADDR_LO_BASE_IDX 0 |
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|---|
| 4365 | #define regCPC_DDID_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 4366 | #define regCP_DDID_BASE_ADDR_HI 0x1e6c |
|---|
| 4367 | #define regCP_DDID_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 4368 | #define regCPC_DDID_CNTL 0x1e6d |
|---|
| 4369 | #define regCPC_DDID_CNTL_BASE_IDX 0 |
|---|
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|---|
| 4371 | #define regCP_DDID_CNTL_BASE_IDX 0 |
|---|
| 4372 | #define regCP_GFX_DDID_INFLIGHT_COUNT 0x1e6e |
|---|
| 4373 | #define regCP_GFX_DDID_INFLIGHT_COUNT_BASE_IDX 0 |
|---|
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| 4375 | #define regCP_GFX_DDID_WPTR_BASE_IDX 0 |
|---|
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| 4377 | #define regCP_GFX_DDID_RPTR_BASE_IDX 0 |
|---|
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|---|
| 4379 | #define regCP_GFX_DDID_DELTA_RPT_COUNT_BASE_IDX 0 |
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|---|
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|---|
| 4383 | #define regCP_GFX_HPD_CONTROL0_BASE_IDX 0 |
|---|
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|---|
| 4385 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_LO_BASE_IDX 0 |
|---|
| 4386 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_HI 0x1e75 |
|---|
| 4387 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_HI_BASE_IDX 0 |
|---|
| 4388 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_LO 0x1e76 |
|---|
| 4389 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_LO_BASE_IDX 0 |
|---|
| 4390 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_HI 0x1e77 |
|---|
| 4391 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_HI_BASE_IDX 0 |
|---|
| 4392 | #define regCP_GFX_INDEX_MUTEX 0x1e78 |
|---|
| 4393 | #define regCP_GFX_INDEX_MUTEX_BASE_IDX 0 |
|---|
| 4394 | #define regCP_ME_PRGRM_CNTR_START_HI 0x1e79 |
|---|
| 4395 | #define regCP_ME_PRGRM_CNTR_START_HI_BASE_IDX 0 |
|---|
| 4396 | #define regCP_PFP_INTR_ROUTINE_START_HI 0x1e7a |
|---|
| 4397 | #define regCP_PFP_INTR_ROUTINE_START_HI_BASE_IDX 0 |
|---|
| 4398 | #define regCP_ME_INTR_ROUTINE_START_HI 0x1e7b |
|---|
| 4399 | #define regCP_ME_INTR_ROUTINE_START_HI_BASE_IDX 0 |
|---|
| 4400 | #define regCP_GFX_MQD_BASE_ADDR 0x1e7e |
|---|
| 4401 | #define regCP_GFX_MQD_BASE_ADDR_BASE_IDX 0 |
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| 4403 | #define regCP_GFX_MQD_BASE_ADDR_HI_BASE_IDX 0 |
|---|
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|---|
| 4409 | #define regCP_GFX_HQD_QUEUE_PRIORITY_BASE_IDX 0 |
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|---|
| 4411 | #define regCP_GFX_HQD_QUANTUM_BASE_IDX 0 |
|---|
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|---|
| 4413 | #define regCP_GFX_HQD_BASE_BASE_IDX 0 |
|---|
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| 4419 | #define regCP_GFX_HQD_RPTR_ADDR_BASE_IDX 0 |
|---|
| 4420 | #define regCP_GFX_HQD_RPTR_ADDR_HI 0x1e8a |
|---|
| 4421 | #define regCP_GFX_HQD_RPTR_ADDR_HI_BASE_IDX 0 |
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| 4422 | #define regCP_RB_WPTR_POLL_ADDR_LO 0x1e8b |
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| 4423 | #define regCP_RB_WPTR_POLL_ADDR_LO_BASE_IDX 0 |
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| 4424 | #define regCP_RB_WPTR_POLL_ADDR_HI 0x1e8c |
|---|
| 4425 | #define regCP_RB_WPTR_POLL_ADDR_HI_BASE_IDX 0 |
|---|
| 4426 | #define regCP_RB_DOORBELL_CONTROL 0x1e8d |
|---|
| 4427 | #define regCP_RB_DOORBELL_CONTROL_BASE_IDX 0 |
|---|
| 4428 | #define regCP_GFX_HQD_OFFSET 0x1e8e |
|---|
| 4429 | #define regCP_GFX_HQD_OFFSET_BASE_IDX 0 |
|---|
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|---|
| 4431 | #define regCP_GFX_HQD_CNTL_BASE_IDX 0 |
|---|
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| 4433 | #define regCP_GFX_HQD_CSMD_RPTR_BASE_IDX 0 |
|---|
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| 4435 | #define regCP_GFX_HQD_WPTR_BASE_IDX 0 |
|---|
| 4436 | #define regCP_GFX_HQD_WPTR_HI 0x1e92 |
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| 4437 | #define regCP_GFX_HQD_WPTR_HI_BASE_IDX 0 |
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| 4438 | #define regCP_GFX_HQD_DEQUEUE_REQUEST 0x1e93 |
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| 4439 | #define regCP_GFX_HQD_DEQUEUE_REQUEST_BASE_IDX 0 |
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| 4440 | #define regCP_GFX_HQD_MAPPED 0x1e94 |
|---|
| 4441 | #define regCP_GFX_HQD_MAPPED_BASE_IDX 0 |
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| 4443 | #define regCP_GFX_HQD_QUE_MGR_CONTROL_BASE_IDX 0 |
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| 4445 | #define regCP_GFX_HQD_IQ_TIMER_BASE_IDX 0 |
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| 4446 | #define regCP_GFX_HQD_HQ_STATUS0 0x1e98 |
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| 4448 | #define regCP_GFX_HQD_HQ_CONTROL0 0x1e99 |
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| 4449 | #define regCP_GFX_HQD_HQ_CONTROL0_BASE_IDX 0 |
|---|
| 4450 | #define regCP_GFX_MQD_CONTROL 0x1e9a |
|---|
| 4451 | #define regCP_GFX_MQD_CONTROL_BASE_IDX 0 |
|---|
| 4452 | #define regCP_HQD_GFX_CONTROL 0x1e9f |
|---|
| 4453 | #define regCP_HQD_GFX_CONTROL_BASE_IDX 0 |
|---|
| 4454 | #define regCP_HQD_GFX_STATUS 0x1ea0 |
|---|
| 4455 | #define regCP_HQD_GFX_STATUS_BASE_IDX 0 |
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| 4456 | #define regCP_DMA_WATCH0_ADDR_LO 0x1ec0 |
|---|
| 4457 | #define regCP_DMA_WATCH0_ADDR_LO_BASE_IDX 0 |
|---|
| 4458 | #define regCP_DMA_WATCH0_ADDR_HI 0x1ec1 |
|---|
| 4459 | #define regCP_DMA_WATCH0_ADDR_HI_BASE_IDX 0 |
|---|
| 4460 | #define regCP_DMA_WATCH0_MASK 0x1ec2 |
|---|
| 4461 | #define regCP_DMA_WATCH0_MASK_BASE_IDX 0 |
|---|
| 4462 | #define regCP_DMA_WATCH0_CNTL 0x1ec3 |
|---|
| 4463 | #define regCP_DMA_WATCH0_CNTL_BASE_IDX 0 |
|---|
| 4464 | #define regCP_DMA_WATCH1_ADDR_LO 0x1ec4 |
|---|
| 4465 | #define regCP_DMA_WATCH1_ADDR_LO_BASE_IDX 0 |
|---|
| 4466 | #define regCP_DMA_WATCH1_ADDR_HI 0x1ec5 |
|---|
| 4467 | #define regCP_DMA_WATCH1_ADDR_HI_BASE_IDX 0 |
|---|
| 4468 | #define regCP_DMA_WATCH1_MASK 0x1ec6 |
|---|
| 4469 | #define regCP_DMA_WATCH1_MASK_BASE_IDX 0 |
|---|
| 4470 | #define regCP_DMA_WATCH1_CNTL 0x1ec7 |
|---|
| 4471 | #define regCP_DMA_WATCH1_CNTL_BASE_IDX 0 |
|---|
| 4472 | #define regCP_DMA_WATCH2_ADDR_LO 0x1ec8 |
|---|
| 4473 | #define regCP_DMA_WATCH2_ADDR_LO_BASE_IDX 0 |
|---|
| 4474 | #define regCP_DMA_WATCH2_ADDR_HI 0x1ec9 |
|---|
| 4475 | #define regCP_DMA_WATCH2_ADDR_HI_BASE_IDX 0 |
|---|
| 4476 | #define regCP_DMA_WATCH2_MASK 0x1eca |
|---|
| 4477 | #define regCP_DMA_WATCH2_MASK_BASE_IDX 0 |
|---|
| 4478 | #define regCP_DMA_WATCH2_CNTL 0x1ecb |
|---|
| 4479 | #define regCP_DMA_WATCH2_CNTL_BASE_IDX 0 |
|---|
| 4480 | #define regCP_DMA_WATCH3_ADDR_LO 0x1ecc |
|---|
| 4481 | #define regCP_DMA_WATCH3_ADDR_LO_BASE_IDX 0 |
|---|
| 4482 | #define regCP_DMA_WATCH3_ADDR_HI 0x1ecd |
|---|
| 4483 | #define regCP_DMA_WATCH3_ADDR_HI_BASE_IDX 0 |
|---|
| 4484 | #define regCP_DMA_WATCH3_MASK 0x1ece |
|---|
| 4485 | #define regCP_DMA_WATCH3_MASK_BASE_IDX 0 |
|---|
| 4486 | #define regCP_DMA_WATCH3_CNTL 0x1ecf |
|---|
| 4487 | #define regCP_DMA_WATCH3_CNTL_BASE_IDX 0 |
|---|
| 4488 | #define regCP_DMA_WATCH_STAT_ADDR_LO 0x1ed0 |
|---|
| 4489 | #define regCP_DMA_WATCH_STAT_ADDR_LO_BASE_IDX 0 |
|---|
| 4490 | #define regCP_DMA_WATCH_STAT_ADDR_HI 0x1ed1 |
|---|
| 4491 | #define regCP_DMA_WATCH_STAT_ADDR_HI_BASE_IDX 0 |
|---|
| 4492 | #define regCP_DMA_WATCH_STAT 0x1ed2 |
|---|
| 4493 | #define regCP_DMA_WATCH_STAT_BASE_IDX 0 |
|---|
| 4494 | #define regCP_PFP_JT_STAT 0x1ed3 |
|---|
| 4495 | #define regCP_PFP_JT_STAT_BASE_IDX 0 |
|---|
| 4496 | #define regCP_MEC_JT_STAT 0x1ed5 |
|---|
| 4497 | #define regCP_MEC_JT_STAT_BASE_IDX 0 |
|---|
| 4498 | #define regCP_CPC_BUSY_HYSTERESIS 0x1edb |
|---|
| 4499 | #define regCP_CPC_BUSY_HYSTERESIS_BASE_IDX 0 |
|---|
| 4500 | #define regCP_CPF_BUSY_HYSTERESIS1 0x1edc |
|---|
| 4501 | #define regCP_CPF_BUSY_HYSTERESIS1_BASE_IDX 0 |
|---|
| 4502 | #define regCP_CPF_BUSY_HYSTERESIS2 0x1edd |
|---|
| 4503 | #define regCP_CPF_BUSY_HYSTERESIS2_BASE_IDX 0 |
|---|
| 4504 | #define regCP_CPG_BUSY_HYSTERESIS1 0x1ede |
|---|
| 4505 | #define regCP_CPG_BUSY_HYSTERESIS1_BASE_IDX 0 |
|---|
| 4506 | #define regCP_CPG_BUSY_HYSTERESIS2 0x1edf |
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| 4507 | #define regCP_CPG_BUSY_HYSTERESIS2_BASE_IDX 0 |
|---|
| 4508 | #define regCP_RB_DOORBELL_CLEAR 0x1f28 |
|---|
| 4509 | #define regCP_RB_DOORBELL_CLEAR_BASE_IDX 0 |
|---|
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|---|
| 4511 | #define regCP_RB0_ACTIVE_BASE_IDX 0 |
|---|
| 4512 | #define regCP_RB_ACTIVE 0x1f40 |
|---|
| 4513 | #define regCP_RB_ACTIVE_BASE_IDX 0 |
|---|
| 4514 | #define regCP_RB1_ACTIVE 0x1f41 |
|---|
| 4515 | #define regCP_RB1_ACTIVE_BASE_IDX 0 |
|---|
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|---|
| 4518 | #define regCPG_RCIU_CAM_INDEX 0x1f44 |
|---|
| 4519 | #define regCPG_RCIU_CAM_INDEX_BASE_IDX 0 |
|---|
| 4520 | #define regCPG_RCIU_CAM_DATA 0x1f45 |
|---|
| 4521 | #define regCPG_RCIU_CAM_DATA_BASE_IDX 0 |
|---|
| 4522 | #define regCPG_RCIU_CAM_DATA_PHASE0 0x1f45 |
|---|
| 4523 | #define regCPG_RCIU_CAM_DATA_PHASE0_BASE_IDX 0 |
|---|
| 4524 | #define regCPG_RCIU_CAM_DATA_PHASE1 0x1f45 |
|---|
| 4525 | #define regCPG_RCIU_CAM_DATA_PHASE1_BASE_IDX 0 |
|---|
| 4526 | #define regCPG_RCIU_CAM_DATA_PHASE2 0x1f45 |
|---|
| 4527 | #define regCPG_RCIU_CAM_DATA_PHASE2_BASE_IDX 0 |
|---|
| 4528 | #define regCP_GPU_TIMESTAMP_OFFSET_LO 0x1f4c |
|---|
| 4529 | #define regCP_GPU_TIMESTAMP_OFFSET_LO_BASE_IDX 0 |
|---|
| 4530 | #define regCP_GPU_TIMESTAMP_OFFSET_HI 0x1f4d |
|---|
| 4531 | #define regCP_GPU_TIMESTAMP_OFFSET_HI_BASE_IDX 0 |
|---|
| 4532 | #define regCP_SDMA_DMA_DONE 0x1f4e |
|---|
| 4533 | #define regCP_SDMA_DMA_DONE_BASE_IDX 0 |
|---|
| 4534 | #define regCP_PFP_SDMA_CS 0x1f4f |
|---|
| 4535 | #define regCP_PFP_SDMA_CS_BASE_IDX 0 |
|---|
| 4536 | #define regCP_ME_SDMA_CS 0x1f50 |
|---|
| 4537 | #define regCP_ME_SDMA_CS_BASE_IDX 0 |
|---|
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|---|
| 4539 | #define regCPF_GCR_CNTL_BASE_IDX 0 |
|---|
| 4540 | #define regCPG_UTCL1_STATUS 0x1f54 |
|---|
| 4541 | #define regCPG_UTCL1_STATUS_BASE_IDX 0 |
|---|
| 4542 | #define regCPC_UTCL1_STATUS 0x1f55 |
|---|
| 4543 | #define regCPC_UTCL1_STATUS_BASE_IDX 0 |
|---|
| 4544 | #define regCPF_UTCL1_STATUS 0x1f56 |
|---|
| 4545 | #define regCPF_UTCL1_STATUS_BASE_IDX 0 |
|---|
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|---|
| 4547 | #define regCP_SD_CNTL_BASE_IDX 0 |
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| 4548 | #define regCP_SOFT_RESET_CNTL 0x1f59 |
|---|
| 4549 | #define regCP_SOFT_RESET_CNTL_BASE_IDX 0 |
|---|
| 4550 | #define regCP_CPC_GFX_CNTL 0x1f5a |
|---|
| 4551 | #define regCP_CPC_GFX_CNTL_BASE_IDX 0 |
|---|
| 4552 | |
|---|
| 4553 | |
|---|
| 4554 | // addressBlock: gc_spipdec |
|---|
| 4555 | // base address: 0xc700 |
|---|
| 4556 | #define regSPI_ARB_PRIORITY 0x1f60 |
|---|
| 4557 | #define regSPI_ARB_PRIORITY_BASE_IDX 0 |
|---|
| 4558 | #define regSPI_ARB_CYCLES_0 0x1f61 |
|---|
| 4559 | #define regSPI_ARB_CYCLES_0_BASE_IDX 0 |
|---|
| 4560 | #define regSPI_ARB_CYCLES_1 0x1f62 |
|---|
| 4561 | #define regSPI_ARB_CYCLES_1_BASE_IDX 0 |
|---|
| 4562 | #define regSPI_WCL_PIPE_PERCENT_GFX 0x1f67 |
|---|
| 4563 | #define regSPI_WCL_PIPE_PERCENT_GFX_BASE_IDX 0 |
|---|
| 4564 | #define regSPI_WCL_PIPE_PERCENT_HP3D 0x1f68 |
|---|
| 4565 | #define regSPI_WCL_PIPE_PERCENT_HP3D_BASE_IDX 0 |
|---|
| 4566 | #define regSPI_WCL_PIPE_PERCENT_CS0 0x1f69 |
|---|
| 4567 | #define regSPI_WCL_PIPE_PERCENT_CS0_BASE_IDX 0 |
|---|
| 4568 | #define regSPI_WCL_PIPE_PERCENT_CS1 0x1f6a |
|---|
| 4569 | #define regSPI_WCL_PIPE_PERCENT_CS1_BASE_IDX 0 |
|---|
| 4570 | #define regSPI_WCL_PIPE_PERCENT_CS2 0x1f6b |
|---|
| 4571 | #define regSPI_WCL_PIPE_PERCENT_CS2_BASE_IDX 0 |
|---|
| 4572 | #define regSPI_WCL_PIPE_PERCENT_CS3 0x1f6c |
|---|
| 4573 | #define regSPI_WCL_PIPE_PERCENT_CS3_BASE_IDX 0 |
|---|
| 4574 | #define regSPI_WCL_PIPE_PERCENT_CS4 0x1f6d |
|---|
| 4575 | #define regSPI_WCL_PIPE_PERCENT_CS4_BASE_IDX 0 |
|---|
| 4576 | #define regSPI_WCL_PIPE_PERCENT_CS5 0x1f6e |
|---|
| 4577 | #define regSPI_WCL_PIPE_PERCENT_CS5_BASE_IDX 0 |
|---|
| 4578 | #define regSPI_WCL_PIPE_PERCENT_CS6 0x1f6f |
|---|
| 4579 | #define regSPI_WCL_PIPE_PERCENT_CS6_BASE_IDX 0 |
|---|
| 4580 | #define regSPI_WCL_PIPE_PERCENT_CS7 0x1f70 |
|---|
| 4581 | #define regSPI_WCL_PIPE_PERCENT_CS7_BASE_IDX 0 |
|---|
| 4582 | #define regSPI_USER_ACCUM_VMID_CNTL 0x1f71 |
|---|
| 4583 | #define regSPI_USER_ACCUM_VMID_CNTL_BASE_IDX 0 |
|---|
| 4584 | #define regSPI_GDBG_PER_VMID_CNTL 0x1f72 |
|---|
| 4585 | #define regSPI_GDBG_PER_VMID_CNTL_BASE_IDX 0 |
|---|
| 4586 | #define regSPI_COMPUTE_QUEUE_RESET 0x1f73 |
|---|
| 4587 | #define regSPI_COMPUTE_QUEUE_RESET_BASE_IDX 0 |
|---|
| 4588 | #define regSPI_COMPUTE_WF_CTX_SAVE 0x1f74 |
|---|
| 4589 | #define regSPI_COMPUTE_WF_CTX_SAVE_BASE_IDX 0 |
|---|
| 4590 | |
|---|
| 4591 | |
|---|
| 4592 | // addressBlock: gc_cpphqddec |
|---|
| 4593 | // base address: 0xc800 |
|---|
| 4594 | #define regCP_HPD_UTCL1_CNTL 0x1fa3 |
|---|
| 4595 | #define regCP_HPD_UTCL1_CNTL_BASE_IDX 0 |
|---|
| 4596 | #define regCP_HPD_UTCL1_ERROR 0x1fa7 |
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| 4597 | #define regCP_HPD_UTCL1_ERROR_BASE_IDX 0 |
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| 4598 | #define regCP_HPD_UTCL1_ERROR_ADDR 0x1fa8 |
|---|
| 4599 | #define regCP_HPD_UTCL1_ERROR_ADDR_BASE_IDX 0 |
|---|
| 4600 | #define regCP_MQD_BASE_ADDR 0x1fa9 |
|---|
| 4601 | #define regCP_MQD_BASE_ADDR_BASE_IDX 0 |
|---|
| 4602 | #define regCP_MQD_BASE_ADDR_HI 0x1faa |
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| 4603 | #define regCP_MQD_BASE_ADDR_HI_BASE_IDX 0 |
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| 4605 | #define regCP_HQD_ACTIVE_BASE_IDX 0 |
|---|
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| 4691 | #define regCP_HQD_CTX_SAVE_BASE_ADDR_LO_BASE_IDX 0 |
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| 4705 | #define regCP_HQD_GDS_RESOURCE_STATE_BASE_IDX 0 |
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| 4709 | #define regCP_HQD_EOP_WPTR_MEM_BASE_IDX 0 |
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| 4711 | #define regCP_HQD_AQL_CONTROL_BASE_IDX 0 |
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| 4715 | #define regCP_HQD_PQ_WPTR_HI_BASE_IDX 0 |
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| 4717 | #define regCP_HQD_SUSPEND_CNTL_STACK_OFFSET_BASE_IDX 0 |
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| 4719 | #define regCP_HQD_SUSPEND_CNTL_STACK_DW_CNT_BASE_IDX 0 |
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| 4720 | #define regCP_HQD_SUSPEND_WG_STATE_OFFSET 0x1fe3 |
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| 4721 | #define regCP_HQD_SUSPEND_WG_STATE_OFFSET_BASE_IDX 0 |
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| 4723 | #define regCP_HQD_DDID_RPTR_BASE_IDX 0 |
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|---|
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|---|
| 4727 | #define regCP_HQD_DDID_INFLIGHT_COUNT_BASE_IDX 0 |
|---|
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|---|
| 4729 | #define regCP_HQD_DDID_DELTA_RPT_COUNT_BASE_IDX 0 |
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| 4730 | #define regCP_HQD_DEQUEUE_STATUS 0x1fe8 |
|---|
| 4731 | #define regCP_HQD_DEQUEUE_STATUS_BASE_IDX 0 |
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|---|
| 4733 | |
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| 4734 | // addressBlock: gc_tcpdec |
|---|
| 4735 | // base address: 0xca80 |
|---|
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| 4737 | #define regTCP_WATCH0_ADDR_H_BASE_IDX 0 |
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| 4743 | #define regTCP_WATCH1_ADDR_H_BASE_IDX 0 |
|---|
| 4744 | #define regTCP_WATCH1_ADDR_L 0x204c |
|---|
| 4745 | #define regTCP_WATCH1_ADDR_L_BASE_IDX 0 |
|---|
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| 4749 | #define regTCP_WATCH2_ADDR_H_BASE_IDX 0 |
|---|
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|---|
| 4751 | #define regTCP_WATCH2_ADDR_L_BASE_IDX 0 |
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| 4755 | #define regTCP_WATCH3_ADDR_H_BASE_IDX 0 |
|---|
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| 4759 | #define regTCP_WATCH3_CNTL_BASE_IDX 0 |
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| 4760 | |
|---|
| 4761 | |
|---|
| 4762 | // addressBlock: gc_gdspdec |
|---|
| 4763 | // base address: 0xcc00 |
|---|
| 4764 | #define regGDS_VMID0_BASE 0x20a0 |
|---|
| 4765 | #define regGDS_VMID0_BASE_BASE_IDX 0 |
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| 4767 | #define regGDS_VMID0_SIZE_BASE_IDX 0 |
|---|
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| 4771 | #define regGDS_VMID1_SIZE_BASE_IDX 0 |
|---|
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|---|
| 5441 | #define regCB_COVERAGE_OUT_CONTROL_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
| 5455 | #define regPA_CL_VPORT_YOFFSET_BASE_IDX 1 |
|---|
| 5456 | #define regPA_CL_VPORT_ZSCALE 0x0113 |
|---|
| 5457 | #define regPA_CL_VPORT_ZSCALE_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5465 | #define regPA_CL_VPORT_YSCALE_1_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5471 | #define regPA_CL_VPORT_ZOFFSET_1_BASE_IDX 1 |
|---|
| 5472 | #define regPA_CL_VPORT_XSCALE_2 0x011b |
|---|
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|---|
| 5474 | #define regPA_CL_VPORT_XOFFSET_2 0x011c |
|---|
| 5475 | #define regPA_CL_VPORT_XOFFSET_2_BASE_IDX 1 |
|---|
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|---|
| 5477 | #define regPA_CL_VPORT_YSCALE_2_BASE_IDX 1 |
|---|
| 5478 | #define regPA_CL_VPORT_YOFFSET_2 0x011e |
|---|
| 5479 | #define regPA_CL_VPORT_YOFFSET_2_BASE_IDX 1 |
|---|
| 5480 | #define regPA_CL_VPORT_ZSCALE_2 0x011f |
|---|
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|---|
| 5482 | #define regPA_CL_VPORT_ZOFFSET_2 0x0120 |
|---|
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|---|
| 5484 | #define regPA_CL_VPORT_XSCALE_3 0x0121 |
|---|
| 5485 | #define regPA_CL_VPORT_XSCALE_3_BASE_IDX 1 |
|---|
| 5486 | #define regPA_CL_VPORT_XOFFSET_3 0x0122 |
|---|
| 5487 | #define regPA_CL_VPORT_XOFFSET_3_BASE_IDX 1 |
|---|
| 5488 | #define regPA_CL_VPORT_YSCALE_3 0x0123 |
|---|
| 5489 | #define regPA_CL_VPORT_YSCALE_3_BASE_IDX 1 |
|---|
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|---|
| 5491 | #define regPA_CL_VPORT_YOFFSET_3_BASE_IDX 1 |
|---|
| 5492 | #define regPA_CL_VPORT_ZSCALE_3 0x0125 |
|---|
| 5493 | #define regPA_CL_VPORT_ZSCALE_3_BASE_IDX 1 |
|---|
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|---|
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|---|
| 5496 | #define regPA_CL_VPORT_XSCALE_4 0x0127 |
|---|
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|---|
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|---|
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|---|
| 5500 | #define regPA_CL_VPORT_YSCALE_4 0x0129 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5509 | #define regPA_CL_VPORT_XSCALE_5_BASE_IDX 1 |
|---|
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|---|
| 5511 | #define regPA_CL_VPORT_XOFFSET_5_BASE_IDX 1 |
|---|
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|---|
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|---|
| 5514 | #define regPA_CL_VPORT_YOFFSET_5 0x0130 |
|---|
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|---|
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|---|
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|---|
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| 5519 | #define regPA_CL_VPORT_ZOFFSET_5_BASE_IDX 1 |
|---|
| 5520 | #define regPA_CL_VPORT_XSCALE_6 0x0133 |
|---|
| 5521 | #define regPA_CL_VPORT_XSCALE_6_BASE_IDX 1 |
|---|
| 5522 | #define regPA_CL_VPORT_XOFFSET_6 0x0134 |
|---|
| 5523 | #define regPA_CL_VPORT_XOFFSET_6_BASE_IDX 1 |
|---|
| 5524 | #define regPA_CL_VPORT_YSCALE_6 0x0135 |
|---|
| 5525 | #define regPA_CL_VPORT_YSCALE_6_BASE_IDX 1 |
|---|
| 5526 | #define regPA_CL_VPORT_YOFFSET_6 0x0136 |
|---|
| 5527 | #define regPA_CL_VPORT_YOFFSET_6_BASE_IDX 1 |
|---|
| 5528 | #define regPA_CL_VPORT_ZSCALE_6 0x0137 |
|---|
| 5529 | #define regPA_CL_VPORT_ZSCALE_6_BASE_IDX 1 |
|---|
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|---|
| 5532 | #define regPA_CL_VPORT_XSCALE_7 0x0139 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5559 | #define regPA_CL_VPORT_XOFFSET_9_BASE_IDX 1 |
|---|
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|---|
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|---|
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| 5579 | #define regPA_CL_VPORT_ZOFFSET_10_BASE_IDX 1 |
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| 5580 | #define regPA_CL_VPORT_XSCALE_11 0x0151 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 5781 | #define regSPI_SHADER_COL_FORMAT_BASE_IDX 1 |
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| 5783 | #define regSX_PS_DOWNCONVERT_CONTROL_BASE_IDX 1 |
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|---|
| 5799 | #define regSX_MRT4_BLEND_OPT_BASE_IDX 1 |
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|---|
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|---|
| 5813 | #define regCB_BLEND3_CONTROL_BASE_IDX 1 |
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|---|
| 5815 | #define regCB_BLEND4_CONTROL_BASE_IDX 1 |
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|---|
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| 5823 | #define regGFX_COPY_STATE_BASE_IDX 1 |
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|---|
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|---|
| 5971 | #define regPA_SU_VTX_CNTL_BASE_IDX 1 |
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|---|
| 5975 | #define regPA_CL_GB_VERT_DISC_ADJ_BASE_IDX 1 |
|---|
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|---|
| 5977 | #define regPA_CL_GB_HORZ_CLIP_ADJ_BASE_IDX 1 |
|---|
| 5978 | #define regPA_CL_GB_HORZ_DISC_ADJ 0x02fd |
|---|
| 5979 | #define regPA_CL_GB_HORZ_DISC_ADJ_BASE_IDX 1 |
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|---|
| 5981 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_0_BASE_IDX 1 |
|---|
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|---|
| 5983 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_1_BASE_IDX 1 |
|---|
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|---|
| 5985 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_2_BASE_IDX 1 |
|---|
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|---|
| 5987 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y0_3_BASE_IDX 1 |
|---|
| 5988 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_0 0x0302 |
|---|
| 5989 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_0_BASE_IDX 1 |
|---|
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|---|
| 5991 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_1_BASE_IDX 1 |
|---|
| 5992 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_2 0x0304 |
|---|
| 5993 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_2_BASE_IDX 1 |
|---|
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|---|
| 5995 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_3_BASE_IDX 1 |
|---|
| 5996 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_0 0x0306 |
|---|
| 5997 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_0_BASE_IDX 1 |
|---|
| 5998 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_1 0x0307 |
|---|
| 5999 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_1_BASE_IDX 1 |
|---|
| 6000 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_2 0x0308 |
|---|
| 6001 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_2_BASE_IDX 1 |
|---|
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|---|
| 6003 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_3_BASE_IDX 1 |
|---|
| 6004 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_0 0x030a |
|---|
| 6005 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_0_BASE_IDX 1 |
|---|
| 6006 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_1 0x030b |
|---|
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|---|
| 6008 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_2 0x030c |
|---|
| 6009 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_2_BASE_IDX 1 |
|---|
| 6010 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_3 0x030d |
|---|
| 6011 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_3_BASE_IDX 1 |
|---|
| 6012 | #define regPA_SC_AA_MASK_X0Y0_X1Y0 0x030e |
|---|
| 6013 | #define regPA_SC_AA_MASK_X0Y0_X1Y0_BASE_IDX 1 |
|---|
| 6014 | #define regPA_SC_AA_MASK_X0Y1_X1Y1 0x030f |
|---|
| 6015 | #define regPA_SC_AA_MASK_X0Y1_X1Y1_BASE_IDX 1 |
|---|
| 6016 | #define regPA_SC_SHADER_CONTROL 0x0310 |
|---|
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|---|
| 6018 | #define regPA_SC_BINNER_CNTL_0 0x0311 |
|---|
| 6019 | #define regPA_SC_BINNER_CNTL_0_BASE_IDX 1 |
|---|
| 6020 | #define regPA_SC_BINNER_CNTL_1 0x0312 |
|---|
| 6021 | #define regPA_SC_BINNER_CNTL_1_BASE_IDX 1 |
|---|
| 6022 | #define regPA_SC_CONSERVATIVE_RASTERIZATION_CNTL 0x0313 |
|---|
| 6023 | #define regPA_SC_CONSERVATIVE_RASTERIZATION_CNTL_BASE_IDX 1 |
|---|
| 6024 | #define regPA_SC_NGG_MODE_CNTL 0x0314 |
|---|
| 6025 | #define regPA_SC_NGG_MODE_CNTL_BASE_IDX 1 |
|---|
| 6026 | #define regPA_SC_BINNER_CNTL_2 0x0315 |
|---|
| 6027 | #define regPA_SC_BINNER_CNTL_2_BASE_IDX 1 |
|---|
| 6028 | #define regCB_COLOR0_BASE 0x0318 |
|---|
| 6029 | #define regCB_COLOR0_BASE_BASE_IDX 1 |
|---|
| 6030 | #define regCB_COLOR0_VIEW 0x031b |
|---|
| 6031 | #define regCB_COLOR0_VIEW_BASE_IDX 1 |
|---|
| 6032 | #define regCB_COLOR0_INFO 0x031c |
|---|
| 6033 | #define regCB_COLOR0_INFO_BASE_IDX 1 |
|---|
| 6034 | #define regCB_COLOR0_ATTRIB 0x031d |
|---|
| 6035 | #define regCB_COLOR0_ATTRIB_BASE_IDX 1 |
|---|
| 6036 | #define regCB_COLOR0_FDCC_CONTROL 0x031e |
|---|
| 6037 | #define regCB_COLOR0_FDCC_CONTROL_BASE_IDX 1 |
|---|
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|---|
| 6039 | #define regCB_COLOR0_DCC_BASE_BASE_IDX 1 |
|---|
| 6040 | #define regCB_COLOR1_BASE 0x0327 |
|---|
| 6041 | #define regCB_COLOR1_BASE_BASE_IDX 1 |
|---|
| 6042 | #define regCB_COLOR1_VIEW 0x032a |
|---|
| 6043 | #define regCB_COLOR1_VIEW_BASE_IDX 1 |
|---|
| 6044 | #define regCB_COLOR1_INFO 0x032b |
|---|
| 6045 | #define regCB_COLOR1_INFO_BASE_IDX 1 |
|---|
| 6046 | #define regCB_COLOR1_ATTRIB 0x032c |
|---|
| 6047 | #define regCB_COLOR1_ATTRIB_BASE_IDX 1 |
|---|
| 6048 | #define regCB_COLOR1_FDCC_CONTROL 0x032d |
|---|
| 6049 | #define regCB_COLOR1_FDCC_CONTROL_BASE_IDX 1 |
|---|
| 6050 | #define regCB_COLOR1_DCC_BASE 0x0334 |
|---|
| 6051 | #define regCB_COLOR1_DCC_BASE_BASE_IDX 1 |
|---|
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|---|
| 6053 | #define regCB_COLOR2_BASE_BASE_IDX 1 |
|---|
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|---|
| 6055 | #define regCB_COLOR2_VIEW_BASE_IDX 1 |
|---|
| 6056 | #define regCB_COLOR2_INFO 0x033a |
|---|
| 6057 | #define regCB_COLOR2_INFO_BASE_IDX 1 |
|---|
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|---|
| 6059 | #define regCB_COLOR2_ATTRIB_BASE_IDX 1 |
|---|
| 6060 | #define regCB_COLOR2_FDCC_CONTROL 0x033c |
|---|
| 6061 | #define regCB_COLOR2_FDCC_CONTROL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 6065 | #define regCB_COLOR3_BASE_BASE_IDX 1 |
|---|
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|---|
| 6067 | #define regCB_COLOR3_VIEW_BASE_IDX 1 |
|---|
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|---|
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| 6541 | #define regEDC_HYSTERESIS_STAT_BASE_IDX 1 |
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| 6561 | #define regGC_CAC_WEIGHT_UTCL2_ROUTER_4_BASE_IDX 1 |
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|---|
| 6573 | #define regGC_CAC_WEIGHT_UTCL2_WALKER_2_BASE_IDX 1 |
|---|
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|---|
| 6575 | #define regGC_CAC_WEIGHT_GDS_0_BASE_IDX 1 |
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|---|
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| 7089 | #define regCP_IB2_CMD_BUFSZ_BASE_IDX 1 |
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|---|
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|---|
| 7201 | #define regVGT_TF_MEMORY_BASE_HI_BASE_IDX 1 |
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| 7203 | #define regGE_USER_VGPR_EN_BASE_IDX 1 |
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|---|
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| 7208 | #define regVGT_GS_OUT_PRIM_TYPE 0x2266 |
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| 7209 | #define regVGT_GS_OUT_PRIM_TYPE_BASE_IDX 1 |
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|---|
| 7211 | #define regPA_SU_LINE_STIPPLE_VALUE_BASE_IDX 1 |
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|---|
| 7213 | #define regPA_SC_LINE_STIPPLE_STATE_BASE_IDX 1 |
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|---|
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| 7219 | #define regPA_SC_SCREEN_EXTENT_MIN_1_BASE_IDX 1 |
|---|
| 7220 | #define regPA_SC_SCREEN_EXTENT_MAX_1 0x228b |
|---|
| 7221 | #define regPA_SC_SCREEN_EXTENT_MAX_1_BASE_IDX 1 |
|---|
| 7222 | #define regPA_SC_P3D_TRAP_SCREEN_HV_EN 0x22a0 |
|---|
| 7223 | #define regPA_SC_P3D_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 7224 | #define regPA_SC_P3D_TRAP_SCREEN_H 0x22a1 |
|---|
| 7225 | #define regPA_SC_P3D_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 7226 | #define regPA_SC_P3D_TRAP_SCREEN_V 0x22a2 |
|---|
| 7227 | #define regPA_SC_P3D_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
| 7228 | #define regPA_SC_P3D_TRAP_SCREEN_OCCURRENCE 0x22a3 |
|---|
| 7229 | #define regPA_SC_P3D_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 7230 | #define regPA_SC_P3D_TRAP_SCREEN_COUNT 0x22a4 |
|---|
| 7231 | #define regPA_SC_P3D_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
| 7232 | #define regPA_SC_HP3D_TRAP_SCREEN_HV_EN 0x22a8 |
|---|
| 7233 | #define regPA_SC_HP3D_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 7234 | #define regPA_SC_HP3D_TRAP_SCREEN_H 0x22a9 |
|---|
| 7235 | #define regPA_SC_HP3D_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 7236 | #define regPA_SC_HP3D_TRAP_SCREEN_V 0x22aa |
|---|
| 7237 | #define regPA_SC_HP3D_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
| 7238 | #define regPA_SC_HP3D_TRAP_SCREEN_OCCURRENCE 0x22ab |
|---|
| 7239 | #define regPA_SC_HP3D_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 7240 | #define regPA_SC_HP3D_TRAP_SCREEN_COUNT 0x22ac |
|---|
| 7241 | #define regPA_SC_HP3D_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
| 7242 | #define regPA_SC_TRAP_SCREEN_HV_EN 0x22b0 |
|---|
| 7243 | #define regPA_SC_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 7244 | #define regPA_SC_TRAP_SCREEN_H 0x22b1 |
|---|
| 7245 | #define regPA_SC_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 7246 | #define regPA_SC_TRAP_SCREEN_V 0x22b2 |
|---|
| 7247 | #define regPA_SC_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
| 7248 | #define regPA_SC_TRAP_SCREEN_OCCURRENCE 0x22b3 |
|---|
| 7249 | #define regPA_SC_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 7250 | #define regPA_SC_TRAP_SCREEN_COUNT 0x22b4 |
|---|
| 7251 | #define regPA_SC_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 7255 | #define regSQ_THREAD_TRACE_USERDATA_1_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 7259 | #define regSQ_THREAD_TRACE_USERDATA_3_BASE_IDX 1 |
|---|
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|---|
| 7261 | #define regSQ_THREAD_TRACE_USERDATA_4_BASE_IDX 1 |
|---|
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|---|
| 7263 | #define regSQ_THREAD_TRACE_USERDATA_5_BASE_IDX 1 |
|---|
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|---|
| 7265 | #define regSQ_THREAD_TRACE_USERDATA_6_BASE_IDX 1 |
|---|
| 7266 | #define regSQ_THREAD_TRACE_USERDATA_7 0x2347 |
|---|
| 7267 | #define regSQ_THREAD_TRACE_USERDATA_7_BASE_IDX 1 |
|---|
| 7268 | #define regSQC_CACHES 0x2348 |
|---|
| 7269 | #define regSQC_CACHES_BASE_IDX 1 |
|---|
| 7270 | #define regTA_CS_BC_BASE_ADDR 0x2380 |
|---|
| 7271 | #define regTA_CS_BC_BASE_ADDR_BASE_IDX 1 |
|---|
| 7272 | #define regTA_CS_BC_BASE_ADDR_HI 0x2381 |
|---|
| 7273 | #define regTA_CS_BC_BASE_ADDR_HI_BASE_IDX 1 |
|---|
| 7274 | #define regDB_OCCLUSION_COUNT0_LOW 0x23c0 |
|---|
| 7275 | #define regDB_OCCLUSION_COUNT0_LOW_BASE_IDX 1 |
|---|
| 7276 | #define regDB_OCCLUSION_COUNT0_HI 0x23c1 |
|---|
| 7277 | #define regDB_OCCLUSION_COUNT0_HI_BASE_IDX 1 |
|---|
| 7278 | #define regDB_OCCLUSION_COUNT1_LOW 0x23c2 |
|---|
| 7279 | #define regDB_OCCLUSION_COUNT1_LOW_BASE_IDX 1 |
|---|
| 7280 | #define regDB_OCCLUSION_COUNT1_HI 0x23c3 |
|---|
| 7281 | #define regDB_OCCLUSION_COUNT1_HI_BASE_IDX 1 |
|---|
| 7282 | #define regDB_OCCLUSION_COUNT2_LOW 0x23c4 |
|---|
| 7283 | #define regDB_OCCLUSION_COUNT2_LOW_BASE_IDX 1 |
|---|
| 7284 | #define regDB_OCCLUSION_COUNT2_HI 0x23c5 |
|---|
| 7285 | #define regDB_OCCLUSION_COUNT2_HI_BASE_IDX 1 |
|---|
| 7286 | #define regDB_OCCLUSION_COUNT3_LOW 0x23c6 |
|---|
| 7287 | #define regDB_OCCLUSION_COUNT3_LOW_BASE_IDX 1 |
|---|
| 7288 | #define regDB_OCCLUSION_COUNT3_HI 0x23c7 |
|---|
| 7289 | #define regDB_OCCLUSION_COUNT3_HI_BASE_IDX 1 |
|---|
| 7290 | #define regGDS_RD_ADDR 0x2400 |
|---|
| 7291 | #define regGDS_RD_ADDR_BASE_IDX 1 |
|---|
| 7292 | #define regGDS_RD_DATA 0x2401 |
|---|
| 7293 | #define regGDS_RD_DATA_BASE_IDX 1 |
|---|
| 7294 | #define regGDS_RD_BURST_ADDR 0x2402 |
|---|
| 7295 | #define regGDS_RD_BURST_ADDR_BASE_IDX 1 |
|---|
| 7296 | #define regGDS_RD_BURST_COUNT 0x2403 |
|---|
| 7297 | #define regGDS_RD_BURST_COUNT_BASE_IDX 1 |
|---|
| 7298 | #define regGDS_RD_BURST_DATA 0x2404 |
|---|
| 7299 | #define regGDS_RD_BURST_DATA_BASE_IDX 1 |
|---|
| 7300 | #define regGDS_WR_ADDR 0x2405 |
|---|
| 7301 | #define regGDS_WR_ADDR_BASE_IDX 1 |
|---|
| 7302 | #define regGDS_WR_DATA 0x2406 |
|---|
| 7303 | #define regGDS_WR_DATA_BASE_IDX 1 |
|---|
| 7304 | #define regGDS_WR_BURST_ADDR 0x2407 |
|---|
| 7305 | #define regGDS_WR_BURST_ADDR_BASE_IDX 1 |
|---|
| 7306 | #define regGDS_WR_BURST_DATA 0x2408 |
|---|
| 7307 | #define regGDS_WR_BURST_DATA_BASE_IDX 1 |
|---|
| 7308 | #define regGDS_WRITE_COMPLETE 0x2409 |
|---|
| 7309 | #define regGDS_WRITE_COMPLETE_BASE_IDX 1 |
|---|
| 7310 | #define regGDS_ATOM_CNTL 0x240a |
|---|
| 7311 | #define regGDS_ATOM_CNTL_BASE_IDX 1 |
|---|
| 7312 | #define regGDS_ATOM_COMPLETE 0x240b |
|---|
| 7313 | #define regGDS_ATOM_COMPLETE_BASE_IDX 1 |
|---|
| 7314 | #define regGDS_ATOM_BASE 0x240c |
|---|
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|---|
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|---|
| 7317 | #define regGDS_ATOM_SIZE_BASE_IDX 1 |
|---|
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|---|
| 7319 | #define regGDS_ATOM_OFFSET0_BASE_IDX 1 |
|---|
| 7320 | #define regGDS_ATOM_OFFSET1 0x240f |
|---|
| 7321 | #define regGDS_ATOM_OFFSET1_BASE_IDX 1 |
|---|
| 7322 | #define regGDS_ATOM_DST 0x2410 |
|---|
| 7323 | #define regGDS_ATOM_DST_BASE_IDX 1 |
|---|
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|---|
| 7325 | #define regGDS_ATOM_OP_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 7337 | #define regGDS_ATOM_READ0_U_BASE_IDX 1 |
|---|
| 7338 | #define regGDS_ATOM_READ1 0x2418 |
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| 8233 | #define regCP_GFX_RS64_DC_APERTURE5_BASE1_BASE_IDX 1 |
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|---|
| 8251 | #define regCP_GFX_RS64_DC_APERTURE8_BASE1_BASE_IDX 1 |
|---|
| 8252 | #define regCP_GFX_RS64_DC_APERTURE8_MASK1 0x2a92 |
|---|
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|---|
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| 9443 | #define regRLC_SPM_ACCUM_SWA_DATARAM_ADDR_BASE_IDX 1 |
|---|
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|---|
| 9445 | #define regRLC_SPM_ACCUM_SWA_DATARAM_DATA_BASE_IDX 1 |
|---|
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|---|
| 9447 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR_BASE_IDX 1 |
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|---|
| 9451 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR_OFFSET_BASE_IDX 1 |
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|---|
| 9461 | #define regRLC_SPM_ACCUM_SAMPLES_REQUESTED_BASE_IDX 1 |
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|---|
| 9463 | #define regRLC_SPM_ACCUM_DATARAM_WRCOUNT_BASE_IDX 1 |
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|---|
| 9465 | #define regRLC_SPM_ACCUM_DATARAM_32BITCNTRS_REGIONS_BASE_IDX 1 |
|---|
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|---|
| 9467 | #define regRLC_SPM_PAUSE_BASE_IDX 1 |
|---|
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|---|
| 9469 | #define regRLC_SPM_STATUS_BASE_IDX 1 |
|---|
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|---|
| 9471 | #define regRLC_SPM_GFXCLOCK_LOWCOUNT_BASE_IDX 1 |
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|---|
| 9473 | #define regRLC_SPM_GFXCLOCK_HIGHCOUNT_BASE_IDX 1 |
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| 9474 | #define regRLC_SPM_MODE 0x3cad |
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| 9475 | #define regRLC_SPM_MODE_BASE_IDX 1 |
|---|
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|---|
| 9477 | #define regRLC_SPM_RSPM_REQ_DATA_LO_BASE_IDX 1 |
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| 9479 | #define regRLC_SPM_RSPM_REQ_DATA_HI_BASE_IDX 1 |
|---|
| 9480 | #define regRLC_SPM_RSPM_REQ_OP 0x3cb0 |
|---|
| 9481 | #define regRLC_SPM_RSPM_REQ_OP_BASE_IDX 1 |
|---|
| 9482 | #define regRLC_SPM_RSPM_RET_DATA 0x3cb1 |
|---|
| 9483 | #define regRLC_SPM_RSPM_RET_DATA_BASE_IDX 1 |
|---|
| 9484 | #define regRLC_SPM_RSPM_RET_OP 0x3cb2 |
|---|
| 9485 | #define regRLC_SPM_RSPM_RET_OP_BASE_IDX 1 |
|---|
| 9486 | #define regRLC_SPM_SE_RSPM_REQ_DATA_LO 0x3cb3 |
|---|
| 9487 | #define regRLC_SPM_SE_RSPM_REQ_DATA_LO_BASE_IDX 1 |
|---|
| 9488 | #define regRLC_SPM_SE_RSPM_REQ_DATA_HI 0x3cb4 |
|---|
| 9489 | #define regRLC_SPM_SE_RSPM_REQ_DATA_HI_BASE_IDX 1 |
|---|
| 9490 | #define regRLC_SPM_SE_RSPM_REQ_OP 0x3cb5 |
|---|
| 9491 | #define regRLC_SPM_SE_RSPM_REQ_OP_BASE_IDX 1 |
|---|
| 9492 | #define regRLC_SPM_SE_RSPM_RET_DATA 0x3cb6 |
|---|
| 9493 | #define regRLC_SPM_SE_RSPM_RET_DATA_BASE_IDX 1 |
|---|
| 9494 | #define regRLC_SPM_SE_RSPM_RET_OP 0x3cb7 |
|---|
| 9495 | #define regRLC_SPM_SE_RSPM_RET_OP_BASE_IDX 1 |
|---|
| 9496 | #define regRLC_SPM_RSPM_CMD 0x3cb8 |
|---|
| 9497 | #define regRLC_SPM_RSPM_CMD_BASE_IDX 1 |
|---|
| 9498 | #define regRLC_SPM_RSPM_CMD_ACK 0x3cb9 |
|---|
| 9499 | #define regRLC_SPM_RSPM_CMD_ACK_BASE_IDX 1 |
|---|
| 9500 | #define regRLC_SPM_SPARE 0x3cbf |
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| 9501 | #define regRLC_SPM_SPARE_BASE_IDX 1 |
|---|
| 9502 | #define regRLC_PERFMON_CNTL 0x3cc0 |
|---|
| 9503 | #define regRLC_PERFMON_CNTL_BASE_IDX 1 |
|---|
| 9504 | #define regRLC_PERFCOUNTER0_SELECT 0x3cc1 |
|---|
| 9505 | #define regRLC_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 9506 | #define regRLC_PERFCOUNTER1_SELECT 0x3cc2 |
|---|
| 9507 | #define regRLC_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 9508 | #define regRLC_GPU_IOV_PERF_CNT_CNTL 0x3cc3 |
|---|
| 9509 | #define regRLC_GPU_IOV_PERF_CNT_CNTL_BASE_IDX 1 |
|---|
| 9510 | #define regRLC_GPU_IOV_PERF_CNT_WR_ADDR 0x3cc4 |
|---|
| 9511 | #define regRLC_GPU_IOV_PERF_CNT_WR_ADDR_BASE_IDX 1 |
|---|
| 9512 | #define regRLC_GPU_IOV_PERF_CNT_WR_DATA 0x3cc5 |
|---|
| 9513 | #define regRLC_GPU_IOV_PERF_CNT_WR_DATA_BASE_IDX 1 |
|---|
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|---|
| 9515 | #define regRLC_GPU_IOV_PERF_CNT_RD_ADDR_BASE_IDX 1 |
|---|
| 9516 | #define regRLC_GPU_IOV_PERF_CNT_RD_DATA 0x3cc7 |
|---|
| 9517 | #define regRLC_GPU_IOV_PERF_CNT_RD_DATA_BASE_IDX 1 |
|---|
| 9518 | #define regRMI_PERFCOUNTER0_SELECT 0x3d00 |
|---|
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|---|
| 9520 | #define regRMI_PERFCOUNTER0_SELECT1 0x3d01 |
|---|
| 9521 | #define regRMI_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 9522 | #define regRMI_PERFCOUNTER1_SELECT 0x3d02 |
|---|
| 9523 | #define regRMI_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
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|---|
| 9525 | #define regRMI_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 9526 | #define regRMI_PERFCOUNTER2_SELECT1 0x3d04 |
|---|
| 9527 | #define regRMI_PERFCOUNTER2_SELECT1_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 9539 | #define regPA_PH_PERFCOUNTER0_SELECT_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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| 9611 | #define regGUS_PERFCOUNTER_RSLT_CNTL_BASE_IDX 1 |
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|---|
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| 9614 | // addressBlock: gc_grtavfs_grtavfs_dec |
|---|
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|---|
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| 9631 | #define regGRTAVFS_TARG_VOLT_BASE_IDX 1 |
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| 9637 | #define regGRTAVFS_CLK_CNTL_BASE_IDX 1 |
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|---|
| 9639 | |
|---|
| 9640 | // addressBlock: gc_grtavfs_se_grtavfs_dec |
|---|
| 9641 | // base address: 0x3ad00 |
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| 9647 | #define regGRTAVFS_SE_GENERAL_0_BASE_IDX 1 |
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| 9648 | #define regGRTAVFS_SE_RTAVFS_RD_DATA 0x4b43 |
|---|
| 9649 | #define regGRTAVFS_SE_RTAVFS_RD_DATA_BASE_IDX 1 |
|---|
| 9650 | #define regGRTAVFS_SE_RTAVFS_REG_CTRL 0x4b44 |
|---|
| 9651 | #define regGRTAVFS_SE_RTAVFS_REG_CTRL_BASE_IDX 1 |
|---|
| 9652 | #define regGRTAVFS_SE_RTAVFS_REG_STATUS 0x4b45 |
|---|
| 9653 | #define regGRTAVFS_SE_RTAVFS_REG_STATUS_BASE_IDX 1 |
|---|
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|---|
| 9655 | #define regGRTAVFS_SE_TARG_FREQ_BASE_IDX 1 |
|---|
| 9656 | #define regGRTAVFS_SE_TARG_VOLT 0x4b47 |
|---|
| 9657 | #define regGRTAVFS_SE_TARG_VOLT_BASE_IDX 1 |
|---|
| 9658 | #define regGRTAVFS_SE_SOFT_RESET 0x4b4c |
|---|
| 9659 | #define regGRTAVFS_SE_SOFT_RESET_BASE_IDX 1 |
|---|
| 9660 | #define regGRTAVFS_SE_PSM_CNTL 0x4b4d |
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| 9661 | #define regGRTAVFS_SE_PSM_CNTL_BASE_IDX 1 |
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| 9662 | #define regGRTAVFS_SE_CLK_CNTL 0x4b4e |
|---|
| 9663 | #define regGRTAVFS_SE_CLK_CNTL_BASE_IDX 1 |
|---|
| 9664 | |
|---|
| 9665 | |
|---|
| 9666 | // addressBlock: gc_grtavfsdec |
|---|
| 9667 | // base address: 0x3ac00 |
|---|
| 9668 | #define regRTAVFS_RTAVFS_REG_ADDR 0x4b00 |
|---|
| 9669 | #define regRTAVFS_RTAVFS_REG_ADDR_BASE_IDX 1 |
|---|
| 9670 | #define regRTAVFS_RTAVFS_WR_DATA 0x4b01 |
|---|
| 9671 | #define regRTAVFS_RTAVFS_WR_DATA_BASE_IDX 1 |
|---|
| 9672 | |
|---|
| 9673 | |
|---|
| 9674 | // addressBlock: gc_cphypdec |
|---|
| 9675 | // base address: 0x3e000 |
|---|
| 9676 | #define regCP_HYP_PFP_UCODE_ADDR 0x5814 |
|---|
| 9677 | #define regCP_HYP_PFP_UCODE_ADDR_BASE_IDX 1 |
|---|
| 9678 | #define regCP_PFP_UCODE_ADDR 0x5814 |
|---|
| 9679 | #define regCP_PFP_UCODE_ADDR_BASE_IDX 1 |
|---|
| 9680 | #define regCP_HYP_PFP_UCODE_DATA 0x5815 |
|---|
| 9681 | #define regCP_HYP_PFP_UCODE_DATA_BASE_IDX 1 |
|---|
| 9682 | #define regCP_PFP_UCODE_DATA 0x5815 |
|---|
| 9683 | #define regCP_PFP_UCODE_DATA_BASE_IDX 1 |
|---|
| 9684 | #define regCP_HYP_ME_UCODE_ADDR 0x5816 |
|---|
| 9685 | #define regCP_HYP_ME_UCODE_ADDR_BASE_IDX 1 |
|---|
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|---|
| 9687 | #define regCP_ME_RAM_RADDR_BASE_IDX 1 |
|---|
| 9688 | #define regCP_ME_RAM_WADDR 0x5816 |
|---|
| 9689 | #define regCP_ME_RAM_WADDR_BASE_IDX 1 |
|---|
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|---|
| 9691 | #define regCP_HYP_ME_UCODE_DATA_BASE_IDX 1 |
|---|
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|---|
| 9693 | #define regCP_ME_RAM_DATA_BASE_IDX 1 |
|---|
| 9694 | #define regCP_HYP_MEC1_UCODE_ADDR 0x581a |
|---|
| 9695 | #define regCP_HYP_MEC1_UCODE_ADDR_BASE_IDX 1 |
|---|
| 9696 | #define regCP_MEC_ME1_UCODE_ADDR 0x581a |
|---|
| 9697 | #define regCP_MEC_ME1_UCODE_ADDR_BASE_IDX 1 |
|---|
| 9698 | #define regCP_HYP_MEC1_UCODE_DATA 0x581b |
|---|
| 9699 | #define regCP_HYP_MEC1_UCODE_DATA_BASE_IDX 1 |
|---|
| 9700 | #define regCP_MEC_ME1_UCODE_DATA 0x581b |
|---|
| 9701 | #define regCP_MEC_ME1_UCODE_DATA_BASE_IDX 1 |
|---|
| 9702 | #define regCP_HYP_MEC2_UCODE_ADDR 0x581c |
|---|
| 9703 | #define regCP_HYP_MEC2_UCODE_ADDR_BASE_IDX 1 |
|---|
| 9704 | #define regCP_MEC_ME2_UCODE_ADDR 0x581c |
|---|
| 9705 | #define regCP_MEC_ME2_UCODE_ADDR_BASE_IDX 1 |
|---|
| 9706 | #define regCP_HYP_MEC2_UCODE_DATA 0x581d |
|---|
| 9707 | #define regCP_HYP_MEC2_UCODE_DATA_BASE_IDX 1 |
|---|
| 9708 | #define regCP_MEC_ME2_UCODE_DATA 0x581d |
|---|
| 9709 | #define regCP_MEC_ME2_UCODE_DATA_BASE_IDX 1 |
|---|
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|---|
| 9711 | #define regCP_PFP_IC_BASE_LO_BASE_IDX 1 |
|---|
| 9712 | #define regCP_PFP_IC_BASE_HI 0x5841 |
|---|
| 9713 | #define regCP_PFP_IC_BASE_HI_BASE_IDX 1 |
|---|
| 9714 | #define regCP_PFP_IC_BASE_CNTL 0x5842 |
|---|
| 9715 | #define regCP_PFP_IC_BASE_CNTL_BASE_IDX 1 |
|---|
| 9716 | #define regCP_PFP_IC_OP_CNTL 0x5843 |
|---|
| 9717 | #define regCP_PFP_IC_OP_CNTL_BASE_IDX 1 |
|---|
| 9718 | #define regCP_ME_IC_BASE_LO 0x5844 |
|---|
| 9719 | #define regCP_ME_IC_BASE_LO_BASE_IDX 1 |
|---|
| 9720 | #define regCP_ME_IC_BASE_HI 0x5845 |
|---|
| 9721 | #define regCP_ME_IC_BASE_HI_BASE_IDX 1 |
|---|
| 9722 | #define regCP_ME_IC_BASE_CNTL 0x5846 |
|---|
| 9723 | #define regCP_ME_IC_BASE_CNTL_BASE_IDX 1 |
|---|
| 9724 | #define regCP_ME_IC_OP_CNTL 0x5847 |
|---|
| 9725 | #define regCP_ME_IC_OP_CNTL_BASE_IDX 1 |
|---|
| 9726 | #define regCP_CPC_IC_BASE_LO 0x584c |
|---|
| 9727 | #define regCP_CPC_IC_BASE_LO_BASE_IDX 1 |
|---|
| 9728 | #define regCP_CPC_IC_BASE_HI 0x584d |
|---|
| 9729 | #define regCP_CPC_IC_BASE_HI_BASE_IDX 1 |
|---|
| 9730 | #define regCP_CPC_IC_BASE_CNTL 0x584e |
|---|
| 9731 | #define regCP_CPC_IC_BASE_CNTL_BASE_IDX 1 |
|---|
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|---|
| 9733 | #define regCP_MES_IC_BASE_LO_BASE_IDX 1 |
|---|
| 9734 | #define regCP_MES_MIBASE_LO 0x5850 |
|---|
| 9735 | #define regCP_MES_MIBASE_LO_BASE_IDX 1 |
|---|
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|---|
| 9737 | #define regCP_MES_IC_BASE_HI_BASE_IDX 1 |
|---|
| 9738 | #define regCP_MES_MIBASE_HI 0x5851 |
|---|
| 9739 | #define regCP_MES_MIBASE_HI_BASE_IDX 1 |
|---|
| 9740 | #define regCP_MES_IC_BASE_CNTL 0x5852 |
|---|
| 9741 | #define regCP_MES_IC_BASE_CNTL_BASE_IDX 1 |
|---|
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|---|
| 9743 | #define regCP_MES_DC_BASE_LO_BASE_IDX 1 |
|---|
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|---|
| 9745 | #define regCP_MES_MDBASE_LO_BASE_IDX 1 |
|---|
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|---|
| 9747 | #define regCP_MES_DC_BASE_HI_BASE_IDX 1 |
|---|
| 9748 | #define regCP_MES_MDBASE_HI 0x5855 |
|---|
| 9749 | #define regCP_MES_MDBASE_HI_BASE_IDX 1 |
|---|
| 9750 | #define regCP_MES_MIBOUND_LO 0x585b |
|---|
| 9751 | #define regCP_MES_MIBOUND_LO_BASE_IDX 1 |
|---|
| 9752 | #define regCP_MES_MIBOUND_HI 0x585c |
|---|
| 9753 | #define regCP_MES_MIBOUND_HI_BASE_IDX 1 |
|---|
| 9754 | #define regCP_MES_MDBOUND_LO 0x585d |
|---|
| 9755 | #define regCP_MES_MDBOUND_LO_BASE_IDX 1 |
|---|
| 9756 | #define regCP_MES_MDBOUND_HI 0x585e |
|---|
| 9757 | #define regCP_MES_MDBOUND_HI_BASE_IDX 1 |
|---|
| 9758 | #define regCP_GFX_RS64_DC_BASE0_LO 0x5863 |
|---|
| 9759 | #define regCP_GFX_RS64_DC_BASE0_LO_BASE_IDX 1 |
|---|
| 9760 | #define regCP_GFX_RS64_DC_BASE1_LO 0x5864 |
|---|
| 9761 | #define regCP_GFX_RS64_DC_BASE1_LO_BASE_IDX 1 |
|---|
| 9762 | #define regCP_GFX_RS64_DC_BASE0_HI 0x5865 |
|---|
| 9763 | #define regCP_GFX_RS64_DC_BASE0_HI_BASE_IDX 1 |
|---|
| 9764 | #define regCP_GFX_RS64_DC_BASE1_HI 0x5866 |
|---|
| 9765 | #define regCP_GFX_RS64_DC_BASE1_HI_BASE_IDX 1 |
|---|
| 9766 | #define regCP_GFX_RS64_MIBOUND_LO 0x586c |
|---|
| 9767 | #define regCP_GFX_RS64_MIBOUND_LO_BASE_IDX 1 |
|---|
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|---|
| 9769 | #define regCP_GFX_RS64_MIBOUND_HI_BASE_IDX 1 |
|---|
| 9770 | #define regCP_MEC_DC_BASE_LO 0x5870 |
|---|
| 9771 | #define regCP_MEC_DC_BASE_LO_BASE_IDX 1 |
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|---|
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|---|
| 9775 | #define regCP_MEC_DC_BASE_HI_BASE_IDX 1 |
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| 10018 | #define regRLC_GPM_UTCL1_TH0_ERROR_1 0x4cbe |
|---|
| 10019 | #define regRLC_GPM_UTCL1_TH0_ERROR_1_BASE_IDX 1 |
|---|
| 10020 | #define regRLC_GPM_UTCL1_TH0_ERROR_2 0x4cc0 |
|---|
| 10021 | #define regRLC_GPM_UTCL1_TH0_ERROR_2_BASE_IDX 1 |
|---|
| 10022 | #define regRLC_GPM_UTCL1_TH1_ERROR_1 0x4cc1 |
|---|
| 10023 | #define regRLC_GPM_UTCL1_TH1_ERROR_1_BASE_IDX 1 |
|---|
| 10024 | #define regRLC_GPM_UTCL1_TH1_ERROR_2 0x4cc2 |
|---|
| 10025 | #define regRLC_GPM_UTCL1_TH1_ERROR_2_BASE_IDX 1 |
|---|
| 10026 | #define regRLC_GPM_UTCL1_TH2_ERROR_1 0x4cc3 |
|---|
| 10027 | #define regRLC_GPM_UTCL1_TH2_ERROR_1_BASE_IDX 1 |
|---|
| 10028 | #define regRLC_GPM_UTCL1_TH2_ERROR_2 0x4cc4 |
|---|
| 10029 | #define regRLC_GPM_UTCL1_TH2_ERROR_2_BASE_IDX 1 |
|---|
| 10030 | #define regRLC_CGCG_CGLS_CTRL_3D 0x4cc5 |
|---|
| 10031 | #define regRLC_CGCG_CGLS_CTRL_3D_BASE_IDX 1 |
|---|
| 10032 | #define regRLC_CGCG_RAMP_CTRL_3D 0x4cc6 |
|---|
| 10033 | #define regRLC_CGCG_RAMP_CTRL_3D_BASE_IDX 1 |
|---|
| 10034 | #define regRLC_SEMAPHORE_0 0x4cc7 |
|---|
| 10035 | #define regRLC_SEMAPHORE_0_BASE_IDX 1 |
|---|
| 10036 | #define regRLC_SEMAPHORE_1 0x4cc8 |
|---|
| 10037 | #define regRLC_SEMAPHORE_1_BASE_IDX 1 |
|---|
| 10038 | #define regRLC_SEMAPHORE_2 0x4cc9 |
|---|
| 10039 | #define regRLC_SEMAPHORE_2_BASE_IDX 1 |
|---|
| 10040 | #define regRLC_SEMAPHORE_3 0x4cca |
|---|
| 10041 | #define regRLC_SEMAPHORE_3_BASE_IDX 1 |
|---|
| 10042 | #define regRLC_PACE_INT_STAT 0x4ccc |
|---|
| 10043 | #define regRLC_PACE_INT_STAT_BASE_IDX 1 |
|---|
| 10044 | #define regRLC_UTCL1_STATUS 0x4cd4 |
|---|
| 10045 | #define regRLC_UTCL1_STATUS_BASE_IDX 1 |
|---|
| 10046 | #define regRLC_R2I_CNTL_0 0x4cd5 |
|---|
| 10047 | #define regRLC_R2I_CNTL_0_BASE_IDX 1 |
|---|
| 10048 | #define regRLC_R2I_CNTL_1 0x4cd6 |
|---|
| 10049 | #define regRLC_R2I_CNTL_1_BASE_IDX 1 |
|---|
| 10050 | #define regRLC_R2I_CNTL_2 0x4cd7 |
|---|
| 10051 | #define regRLC_R2I_CNTL_2_BASE_IDX 1 |
|---|
| 10052 | #define regRLC_R2I_CNTL_3 0x4cd8 |
|---|
| 10053 | #define regRLC_R2I_CNTL_3_BASE_IDX 1 |
|---|
| 10054 | #define regRLC_GPM_INT_STAT_TH0 0x4cdc |
|---|
| 10055 | #define regRLC_GPM_INT_STAT_TH0_BASE_IDX 1 |
|---|
| 10056 | #define regRLC_GPM_GENERAL_13 0x4cdd |
|---|
| 10057 | #define regRLC_GPM_GENERAL_13_BASE_IDX 1 |
|---|
| 10058 | #define regRLC_GPM_GENERAL_14 0x4cde |
|---|
| 10059 | #define regRLC_GPM_GENERAL_14_BASE_IDX 1 |
|---|
| 10060 | #define regRLC_GPM_GENERAL_15 0x4cdf |
|---|
| 10061 | #define regRLC_GPM_GENERAL_15_BASE_IDX 1 |
|---|
| 10062 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_1 0x4cea |
|---|
| 10063 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_1_BASE_IDX 1 |
|---|
| 10064 | #define regRLC_GPU_CLOCK_COUNT_LSB_2 0x4ceb |
|---|
| 10065 | #define regRLC_GPU_CLOCK_COUNT_LSB_2_BASE_IDX 1 |
|---|
| 10066 | #define regRLC_GPU_CLOCK_COUNT_MSB_2 0x4cec |
|---|
| 10067 | #define regRLC_GPU_CLOCK_COUNT_MSB_2_BASE_IDX 1 |
|---|
| 10068 | #define regRLC_PACE_INT_DISABLE 0x4ced |
|---|
| 10069 | #define regRLC_PACE_INT_DISABLE_BASE_IDX 1 |
|---|
| 10070 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_2 0x4cef |
|---|
| 10071 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_2_BASE_IDX 1 |
|---|
| 10072 | #define regRLC_RLCV_DOORBELL_RANGE 0x4cf0 |
|---|
| 10073 | #define regRLC_RLCV_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 10074 | #define regRLC_RLCV_DOORBELL_CNTL 0x4cf1 |
|---|
| 10075 | #define regRLC_RLCV_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 10076 | #define regRLC_RLCV_DOORBELL_STAT 0x4cf2 |
|---|
| 10077 | #define regRLC_RLCV_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 10078 | #define regRLC_RLCV_DOORBELL_0_DATA_LO 0x4cf3 |
|---|
| 10079 | #define regRLC_RLCV_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 10080 | #define regRLC_RLCV_DOORBELL_0_DATA_HI 0x4cf4 |
|---|
| 10081 | #define regRLC_RLCV_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
| 10082 | #define regRLC_RLCV_DOORBELL_1_DATA_LO 0x4cf5 |
|---|
| 10083 | #define regRLC_RLCV_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 10084 | #define regRLC_RLCV_DOORBELL_1_DATA_HI 0x4cf6 |
|---|
| 10085 | #define regRLC_RLCV_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 10086 | #define regRLC_RLCV_DOORBELL_2_DATA_LO 0x4cf7 |
|---|
| 10087 | #define regRLC_RLCV_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 10088 | #define regRLC_RLCV_DOORBELL_2_DATA_HI 0x4cf8 |
|---|
| 10089 | #define regRLC_RLCV_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 10090 | #define regRLC_RLCV_DOORBELL_3_DATA_LO 0x4cf9 |
|---|
| 10091 | #define regRLC_RLCV_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 10092 | #define regRLC_RLCV_DOORBELL_3_DATA_HI 0x4cfa |
|---|
| 10093 | #define regRLC_RLCV_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 10094 | #define regRLC_GPU_CLOCK_COUNT_LSB_1 0x4cfb |
|---|
| 10095 | #define regRLC_GPU_CLOCK_COUNT_LSB_1_BASE_IDX 1 |
|---|
| 10096 | #define regRLC_GPU_CLOCK_COUNT_MSB_1 0x4cfc |
|---|
| 10097 | #define regRLC_GPU_CLOCK_COUNT_MSB_1_BASE_IDX 1 |
|---|
| 10098 | #define regRLC_RLCV_SPARE_INT 0x4d00 |
|---|
| 10099 | #define regRLC_RLCV_SPARE_INT_BASE_IDX 1 |
|---|
| 10100 | #define regRLC_PACE_TIMER_INT_0 0x4d04 |
|---|
| 10101 | #define regRLC_PACE_TIMER_INT_0_BASE_IDX 1 |
|---|
| 10102 | #define regRLC_PACE_TIMER_INT_1 0x4d05 |
|---|
| 10103 | #define regRLC_PACE_TIMER_INT_1_BASE_IDX 1 |
|---|
| 10104 | #define regRLC_PACE_TIMER_CTRL 0x4d06 |
|---|
| 10105 | #define regRLC_PACE_TIMER_CTRL_BASE_IDX 1 |
|---|
| 10106 | #define regRLC_SMU_CLK_REQ 0x4d08 |
|---|
| 10107 | #define regRLC_SMU_CLK_REQ_BASE_IDX 1 |
|---|
| 10108 | #define regRLC_CP_STAT_INVAL_STAT 0x4d09 |
|---|
| 10109 | #define regRLC_CP_STAT_INVAL_STAT_BASE_IDX 1 |
|---|
| 10110 | #define regRLC_CP_STAT_INVAL_CTRL 0x4d0a |
|---|
| 10111 | #define regRLC_CP_STAT_INVAL_CTRL_BASE_IDX 1 |
|---|
| 10112 | #define regRLC_SPARE 0x4d0b |
|---|
| 10113 | #define regRLC_SPARE_BASE_IDX 1 |
|---|
| 10114 | #define regRLC_SPP_CTRL 0x4d0c |
|---|
| 10115 | #define regRLC_SPP_CTRL_BASE_IDX 1 |
|---|
| 10116 | #define regRLC_SPP_SHADER_PROFILE_EN 0x4d0d |
|---|
| 10117 | #define regRLC_SPP_SHADER_PROFILE_EN_BASE_IDX 1 |
|---|
| 10118 | #define regRLC_SPP_SSF_CAPTURE_EN 0x4d0e |
|---|
| 10119 | #define regRLC_SPP_SSF_CAPTURE_EN_BASE_IDX 1 |
|---|
| 10120 | #define regRLC_SPP_SSF_THRESHOLD_0 0x4d0f |
|---|
| 10121 | #define regRLC_SPP_SSF_THRESHOLD_0_BASE_IDX 1 |
|---|
| 10122 | #define regRLC_SPP_SSF_THRESHOLD_1 0x4d10 |
|---|
| 10123 | #define regRLC_SPP_SSF_THRESHOLD_1_BASE_IDX 1 |
|---|
| 10124 | #define regRLC_SPP_SSF_THRESHOLD_2 0x4d11 |
|---|
| 10125 | #define regRLC_SPP_SSF_THRESHOLD_2_BASE_IDX 1 |
|---|
| 10126 | #define regRLC_SPP_INFLIGHT_RD_ADDR 0x4d12 |
|---|
| 10127 | #define regRLC_SPP_INFLIGHT_RD_ADDR_BASE_IDX 1 |
|---|
| 10128 | #define regRLC_SPP_INFLIGHT_RD_DATA 0x4d13 |
|---|
| 10129 | #define regRLC_SPP_INFLIGHT_RD_DATA_BASE_IDX 1 |
|---|
| 10130 | #define regRLC_SPP_PROF_INFO_1 0x4d18 |
|---|
| 10131 | #define regRLC_SPP_PROF_INFO_1_BASE_IDX 1 |
|---|
| 10132 | #define regRLC_SPP_PROF_INFO_2 0x4d19 |
|---|
| 10133 | #define regRLC_SPP_PROF_INFO_2_BASE_IDX 1 |
|---|
| 10134 | #define regRLC_SPP_GLOBAL_SH_ID 0x4d1a |
|---|
| 10135 | #define regRLC_SPP_GLOBAL_SH_ID_BASE_IDX 1 |
|---|
| 10136 | #define regRLC_SPP_GLOBAL_SH_ID_VALID 0x4d1b |
|---|
| 10137 | #define regRLC_SPP_GLOBAL_SH_ID_VALID_BASE_IDX 1 |
|---|
| 10138 | #define regRLC_SPP_STATUS 0x4d1c |
|---|
| 10139 | #define regRLC_SPP_STATUS_BASE_IDX 1 |
|---|
| 10140 | #define regRLC_SPP_PVT_STAT_0 0x4d1d |
|---|
| 10141 | #define regRLC_SPP_PVT_STAT_0_BASE_IDX 1 |
|---|
| 10142 | #define regRLC_SPP_PVT_STAT_1 0x4d1e |
|---|
| 10143 | #define regRLC_SPP_PVT_STAT_1_BASE_IDX 1 |
|---|
| 10144 | #define regRLC_SPP_PVT_STAT_2 0x4d1f |
|---|
| 10145 | #define regRLC_SPP_PVT_STAT_2_BASE_IDX 1 |
|---|
| 10146 | #define regRLC_SPP_PVT_STAT_3 0x4d20 |
|---|
| 10147 | #define regRLC_SPP_PVT_STAT_3_BASE_IDX 1 |
|---|
| 10148 | #define regRLC_SPP_PVT_LEVEL_MAX 0x4d21 |
|---|
| 10149 | #define regRLC_SPP_PVT_LEVEL_MAX_BASE_IDX 1 |
|---|
| 10150 | #define regRLC_SPP_STALL_STATE_UPDATE 0x4d22 |
|---|
| 10151 | #define regRLC_SPP_STALL_STATE_UPDATE_BASE_IDX 1 |
|---|
| 10152 | #define regRLC_SPP_PBB_INFO 0x4d23 |
|---|
| 10153 | #define regRLC_SPP_PBB_INFO_BASE_IDX 1 |
|---|
| 10154 | #define regRLC_SPP_RESET 0x4d24 |
|---|
| 10155 | #define regRLC_SPP_RESET_BASE_IDX 1 |
|---|
| 10156 | #define regRLC_RLCP_DOORBELL_RANGE 0x4d26 |
|---|
| 10157 | #define regRLC_RLCP_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 10158 | #define regRLC_RLCP_DOORBELL_CNTL 0x4d27 |
|---|
| 10159 | #define regRLC_RLCP_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 10160 | #define regRLC_RLCP_DOORBELL_STAT 0x4d28 |
|---|
| 10161 | #define regRLC_RLCP_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 10162 | #define regRLC_RLCP_DOORBELL_0_DATA_LO 0x4d29 |
|---|
| 10163 | #define regRLC_RLCP_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 10164 | #define regRLC_RLCP_DOORBELL_0_DATA_HI 0x4d2a |
|---|
| 10165 | #define regRLC_RLCP_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
| 10166 | #define regRLC_RLCP_DOORBELL_1_DATA_LO 0x4d2b |
|---|
| 10167 | #define regRLC_RLCP_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 10168 | #define regRLC_RLCP_DOORBELL_1_DATA_HI 0x4d2c |
|---|
| 10169 | #define regRLC_RLCP_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 10170 | #define regRLC_RLCP_DOORBELL_2_DATA_LO 0x4d2d |
|---|
| 10171 | #define regRLC_RLCP_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 10172 | #define regRLC_RLCP_DOORBELL_2_DATA_HI 0x4d2e |
|---|
| 10173 | #define regRLC_RLCP_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 10174 | #define regRLC_RLCP_DOORBELL_3_DATA_LO 0x4d2f |
|---|
| 10175 | #define regRLC_RLCP_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 10176 | #define regRLC_RLCP_DOORBELL_3_DATA_HI 0x4d30 |
|---|
| 10177 | #define regRLC_RLCP_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 10178 | #define regRLC_CAC_MASK_CNTL 0x4d45 |
|---|
| 10179 | #define regRLC_CAC_MASK_CNTL_BASE_IDX 1 |
|---|
| 10180 | #define regRLC_POWER_RESIDENCY_CNTR_CTRL 0x4d48 |
|---|
| 10181 | #define regRLC_POWER_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10182 | #define regRLC_CLK_RESIDENCY_CNTR_CTRL 0x4d49 |
|---|
| 10183 | #define regRLC_CLK_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10184 | #define regRLC_DS_RESIDENCY_CNTR_CTRL 0x4d4a |
|---|
| 10185 | #define regRLC_DS_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10186 | #define regRLC_ULV_RESIDENCY_CNTR_CTRL 0x4d4b |
|---|
| 10187 | #define regRLC_ULV_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10188 | #define regRLC_PCC_RESIDENCY_CNTR_CTRL 0x4d4c |
|---|
| 10189 | #define regRLC_PCC_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10190 | #define regRLC_GENERAL_RESIDENCY_CNTR_CTRL 0x4d4d |
|---|
| 10191 | #define regRLC_GENERAL_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10192 | #define regRLC_POWER_RESIDENCY_EVENT_CNTR 0x4d50 |
|---|
| 10193 | #define regRLC_POWER_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10194 | #define regRLC_CLK_RESIDENCY_EVENT_CNTR 0x4d51 |
|---|
| 10195 | #define regRLC_CLK_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10196 | #define regRLC_DS_RESIDENCY_EVENT_CNTR 0x4d52 |
|---|
| 10197 | #define regRLC_DS_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10198 | #define regRLC_ULV_RESIDENCY_EVENT_CNTR 0x4d53 |
|---|
| 10199 | #define regRLC_ULV_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10200 | #define regRLC_PCC_RESIDENCY_EVENT_CNTR 0x4d54 |
|---|
| 10201 | #define regRLC_PCC_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10202 | #define regRLC_GENERAL_RESIDENCY_EVENT_CNTR 0x4d55 |
|---|
| 10203 | #define regRLC_GENERAL_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10204 | #define regRLC_POWER_RESIDENCY_REF_CNTR 0x4d58 |
|---|
| 10205 | #define regRLC_POWER_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10206 | #define regRLC_CLK_RESIDENCY_REF_CNTR 0x4d59 |
|---|
| 10207 | #define regRLC_CLK_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10208 | #define regRLC_DS_RESIDENCY_REF_CNTR 0x4d5a |
|---|
| 10209 | #define regRLC_DS_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10210 | #define regRLC_ULV_RESIDENCY_REF_CNTR 0x4d5b |
|---|
| 10211 | #define regRLC_ULV_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10212 | #define regRLC_PCC_RESIDENCY_REF_CNTR 0x4d5c |
|---|
| 10213 | #define regRLC_PCC_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10214 | #define regRLC_GENERAL_RESIDENCY_REF_CNTR 0x4d5d |
|---|
| 10215 | #define regRLC_GENERAL_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10216 | #define regRLC_GFX_IH_CLIENT_CTRL 0x4d5e |
|---|
| 10217 | #define regRLC_GFX_IH_CLIENT_CTRL_BASE_IDX 1 |
|---|
| 10218 | #define regRLC_GFX_IH_ARBITER_STAT 0x4d5f |
|---|
| 10219 | #define regRLC_GFX_IH_ARBITER_STAT_BASE_IDX 1 |
|---|
| 10220 | #define regRLC_GFX_IH_CLIENT_SE_STAT_L 0x4d60 |
|---|
| 10221 | #define regRLC_GFX_IH_CLIENT_SE_STAT_L_BASE_IDX 1 |
|---|
| 10222 | #define regRLC_GFX_IH_CLIENT_SE_STAT_H 0x4d61 |
|---|
| 10223 | #define regRLC_GFX_IH_CLIENT_SE_STAT_H_BASE_IDX 1 |
|---|
| 10224 | #define regRLC_GFX_IH_CLIENT_SDMA_STAT 0x4d62 |
|---|
| 10225 | #define regRLC_GFX_IH_CLIENT_SDMA_STAT_BASE_IDX 1 |
|---|
| 10226 | #define regRLC_GFX_IH_CLIENT_OTHER_STAT 0x4d63 |
|---|
| 10227 | #define regRLC_GFX_IH_CLIENT_OTHER_STAT_BASE_IDX 1 |
|---|
| 10228 | #define regRLC_SPM_GLOBAL_DELAY_IND_ADDR 0x4d64 |
|---|
| 10229 | #define regRLC_SPM_GLOBAL_DELAY_IND_ADDR_BASE_IDX 1 |
|---|
| 10230 | #define regRLC_SPM_GLOBAL_DELAY_IND_DATA 0x4d65 |
|---|
| 10231 | #define regRLC_SPM_GLOBAL_DELAY_IND_DATA_BASE_IDX 1 |
|---|
| 10232 | #define regRLC_SPM_SE_DELAY_IND_ADDR 0x4d66 |
|---|
| 10233 | #define regRLC_SPM_SE_DELAY_IND_ADDR_BASE_IDX 1 |
|---|
| 10234 | #define regRLC_SPM_SE_DELAY_IND_DATA 0x4d67 |
|---|
| 10235 | #define regRLC_SPM_SE_DELAY_IND_DATA_BASE_IDX 1 |
|---|
| 10236 | #define regRLC_LX6_CNTL 0x4d80 |
|---|
| 10237 | #define regRLC_LX6_CNTL_BASE_IDX 1 |
|---|
| 10238 | #define regRLC_XT_CORE_STATUS 0x4dd4 |
|---|
| 10239 | #define regRLC_XT_CORE_STATUS_BASE_IDX 1 |
|---|
| 10240 | #define regRLC_XT_CORE_INTERRUPT 0x4dd5 |
|---|
| 10241 | #define regRLC_XT_CORE_INTERRUPT_BASE_IDX 1 |
|---|
| 10242 | #define regRLC_XT_CORE_FAULT_INFO 0x4dd6 |
|---|
| 10243 | #define regRLC_XT_CORE_FAULT_INFO_BASE_IDX 1 |
|---|
| 10244 | #define regRLC_XT_CORE_ALT_RESET_VEC 0x4dd7 |
|---|
| 10245 | #define regRLC_XT_CORE_ALT_RESET_VEC_BASE_IDX 1 |
|---|
| 10246 | #define regRLC_XT_CORE_RESERVED 0x4dd8 |
|---|
| 10247 | #define regRLC_XT_CORE_RESERVED_BASE_IDX 1 |
|---|
| 10248 | #define regRLC_XT_INT_VEC_FORCE 0x4dd9 |
|---|
| 10249 | #define regRLC_XT_INT_VEC_FORCE_BASE_IDX 1 |
|---|
| 10250 | #define regRLC_XT_INT_VEC_CLEAR 0x4dda |
|---|
| 10251 | #define regRLC_XT_INT_VEC_CLEAR_BASE_IDX 1 |
|---|
| 10252 | #define regRLC_XT_INT_VEC_MUX_SEL 0x4ddb |
|---|
| 10253 | #define regRLC_XT_INT_VEC_MUX_SEL_BASE_IDX 1 |
|---|
| 10254 | #define regRLC_XT_INT_VEC_MUX_INT_SEL 0x4ddc |
|---|
| 10255 | #define regRLC_XT_INT_VEC_MUX_INT_SEL_BASE_IDX 1 |
|---|
| 10256 | #define regRLC_GPU_CLOCK_COUNT_SPM_LSB 0x4de4 |
|---|
| 10257 | #define regRLC_GPU_CLOCK_COUNT_SPM_LSB_BASE_IDX 1 |
|---|
| 10258 | #define regRLC_GPU_CLOCK_COUNT_SPM_MSB 0x4de5 |
|---|
| 10259 | #define regRLC_GPU_CLOCK_COUNT_SPM_MSB_BASE_IDX 1 |
|---|
| 10260 | #define regRLC_SPM_THREAD_TRACE_CTRL 0x4de6 |
|---|
| 10261 | #define regRLC_SPM_THREAD_TRACE_CTRL_BASE_IDX 1 |
|---|
| 10262 | #define regRLC_SPP_CAM_ADDR 0x4de8 |
|---|
| 10263 | #define regRLC_SPP_CAM_ADDR_BASE_IDX 1 |
|---|
| 10264 | #define regRLC_SPP_CAM_DATA 0x4de9 |
|---|
| 10265 | #define regRLC_SPP_CAM_DATA_BASE_IDX 1 |
|---|
| 10266 | #define regRLC_SPP_CAM_EXT_ADDR 0x4dea |
|---|
| 10267 | #define regRLC_SPP_CAM_EXT_ADDR_BASE_IDX 1 |
|---|
| 10268 | #define regRLC_SPP_CAM_EXT_DATA 0x4deb |
|---|
| 10269 | #define regRLC_SPP_CAM_EXT_DATA_BASE_IDX 1 |
|---|
| 10270 | #define regRLC_XT_DOORBELL_RANGE 0x4df5 |
|---|
| 10271 | #define regRLC_XT_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 10272 | #define regRLC_XT_DOORBELL_CNTL 0x4df6 |
|---|
| 10273 | #define regRLC_XT_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 10274 | #define regRLC_XT_DOORBELL_STAT 0x4df7 |
|---|
| 10275 | #define regRLC_XT_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 10276 | #define regRLC_XT_DOORBELL_0_DATA_LO 0x4df8 |
|---|
| 10277 | #define regRLC_XT_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 10278 | #define regRLC_XT_DOORBELL_0_DATA_HI 0x4df9 |
|---|
| 10279 | #define regRLC_XT_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
| 10280 | #define regRLC_XT_DOORBELL_1_DATA_LO 0x4dfa |
|---|
| 10281 | #define regRLC_XT_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 10282 | #define regRLC_XT_DOORBELL_1_DATA_HI 0x4dfb |
|---|
| 10283 | #define regRLC_XT_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 10284 | #define regRLC_XT_DOORBELL_2_DATA_LO 0x4dfc |
|---|
| 10285 | #define regRLC_XT_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 10286 | #define regRLC_XT_DOORBELL_2_DATA_HI 0x4dfd |
|---|
| 10287 | #define regRLC_XT_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 10288 | #define regRLC_XT_DOORBELL_3_DATA_LO 0x4dfe |
|---|
| 10289 | #define regRLC_XT_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 10290 | #define regRLC_XT_DOORBELL_3_DATA_HI 0x4dff |
|---|
| 10291 | #define regRLC_XT_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 10292 | #define regRLC_MEM_SLP_CNTL 0x4e00 |
|---|
| 10293 | #define regRLC_MEM_SLP_CNTL_BASE_IDX 1 |
|---|
| 10294 | #define regSMU_RLC_RESPONSE 0x4e01 |
|---|
| 10295 | #define regSMU_RLC_RESPONSE_BASE_IDX 1 |
|---|
| 10296 | #define regRLC_RLCV_SAFE_MODE 0x4e02 |
|---|
| 10297 | #define regRLC_RLCV_SAFE_MODE_BASE_IDX 1 |
|---|
| 10298 | #define regRLC_SMU_SAFE_MODE 0x4e03 |
|---|
| 10299 | #define regRLC_SMU_SAFE_MODE_BASE_IDX 1 |
|---|
| 10300 | #define regRLC_RLCV_COMMAND 0x4e04 |
|---|
| 10301 | #define regRLC_RLCV_COMMAND_BASE_IDX 1 |
|---|
| 10302 | #define regRLC_SMU_MESSAGE 0x4e05 |
|---|
| 10303 | #define regRLC_SMU_MESSAGE_BASE_IDX 1 |
|---|
| 10304 | #define regRLC_SMU_MESSAGE_1 0x4e06 |
|---|
| 10305 | #define regRLC_SMU_MESSAGE_1_BASE_IDX 1 |
|---|
| 10306 | #define regRLC_SMU_MESSAGE_2 0x4e07 |
|---|
| 10307 | #define regRLC_SMU_MESSAGE_2_BASE_IDX 1 |
|---|
| 10308 | #define regRLC_SRM_GPM_COMMAND 0x4e08 |
|---|
| 10309 | #define regRLC_SRM_GPM_COMMAND_BASE_IDX 1 |
|---|
| 10310 | #define regRLC_SRM_GPM_ABORT 0x4e09 |
|---|
| 10311 | #define regRLC_SRM_GPM_ABORT_BASE_IDX 1 |
|---|
| 10312 | #define regRLC_SMU_COMMAND 0x4e0a |
|---|
| 10313 | #define regRLC_SMU_COMMAND_BASE_IDX 1 |
|---|
| 10314 | #define regRLC_SMU_ARGUMENT_1 0x4e0b |
|---|
| 10315 | #define regRLC_SMU_ARGUMENT_1_BASE_IDX 1 |
|---|
| 10316 | #define regRLC_SMU_ARGUMENT_2 0x4e0c |
|---|
| 10317 | #define regRLC_SMU_ARGUMENT_2_BASE_IDX 1 |
|---|
| 10318 | #define regRLC_SMU_ARGUMENT_3 0x4e0d |
|---|
| 10319 | #define regRLC_SMU_ARGUMENT_3_BASE_IDX 1 |
|---|
| 10320 | #define regRLC_SMU_ARGUMENT_4 0x4e0e |
|---|
| 10321 | #define regRLC_SMU_ARGUMENT_4_BASE_IDX 1 |
|---|
| 10322 | #define regRLC_SMU_ARGUMENT_5 0x4e0f |
|---|
| 10323 | #define regRLC_SMU_ARGUMENT_5_BASE_IDX 1 |
|---|
| 10324 | #define regRLC_IMU_BOOTLOAD_ADDR_HI 0x4e10 |
|---|
| 10325 | #define regRLC_IMU_BOOTLOAD_ADDR_HI_BASE_IDX 1 |
|---|
| 10326 | #define regRLC_IMU_BOOTLOAD_ADDR_LO 0x4e11 |
|---|
| 10327 | #define regRLC_IMU_BOOTLOAD_ADDR_LO_BASE_IDX 1 |
|---|
| 10328 | #define regRLC_IMU_BOOTLOAD_SIZE 0x4e12 |
|---|
| 10329 | #define regRLC_IMU_BOOTLOAD_SIZE_BASE_IDX 1 |
|---|
| 10330 | #define regRLC_IMU_MISC 0x4e16 |
|---|
| 10331 | #define regRLC_IMU_MISC_BASE_IDX 1 |
|---|
| 10332 | #define regRLC_IMU_RESET_VECTOR 0x4e17 |
|---|
| 10333 | #define regRLC_IMU_RESET_VECTOR_BASE_IDX 1 |
|---|
| 10334 | |
|---|
| 10335 | |
|---|
| 10336 | // addressBlock: gc_rlcsdec |
|---|
| 10337 | // base address: 0x3b980 |
|---|
| 10338 | #define regRLC_RLCS_DEC_START 0x4e60 |
|---|
| 10339 | #define regRLC_RLCS_DEC_START_BASE_IDX 1 |
|---|
| 10340 | #define regRLC_RLCS_DEC_DUMP_ADDR 0x4e61 |
|---|
| 10341 | #define regRLC_RLCS_DEC_DUMP_ADDR_BASE_IDX 1 |
|---|
| 10342 | #define regRLC_RLCS_EXCEPTION_REG_1 0x4e62 |
|---|
| 10343 | #define regRLC_RLCS_EXCEPTION_REG_1_BASE_IDX 1 |
|---|
| 10344 | #define regRLC_RLCS_EXCEPTION_REG_2 0x4e63 |
|---|
| 10345 | #define regRLC_RLCS_EXCEPTION_REG_2_BASE_IDX 1 |
|---|
| 10346 | #define regRLC_RLCS_EXCEPTION_REG_3 0x4e64 |
|---|
| 10347 | #define regRLC_RLCS_EXCEPTION_REG_3_BASE_IDX 1 |
|---|
| 10348 | #define regRLC_RLCS_EXCEPTION_REG_4 0x4e65 |
|---|
| 10349 | #define regRLC_RLCS_EXCEPTION_REG_4_BASE_IDX 1 |
|---|
| 10350 | #define regRLC_RLCS_CGCG_REQUEST 0x4e66 |
|---|
| 10351 | #define regRLC_RLCS_CGCG_REQUEST_BASE_IDX 1 |
|---|
| 10352 | #define regRLC_RLCS_CGCG_STATUS 0x4e67 |
|---|
| 10353 | #define regRLC_RLCS_CGCG_STATUS_BASE_IDX 1 |
|---|
| 10354 | #define regRLC_RLCS_SOC_DS_CNTL 0x4e68 |
|---|
| 10355 | #define regRLC_RLCS_SOC_DS_CNTL_BASE_IDX 1 |
|---|
| 10356 | #define regRLC_RLCS_GFX_DS_CNTL 0x4e69 |
|---|
| 10357 | #define regRLC_RLCS_GFX_DS_CNTL_BASE_IDX 1 |
|---|
| 10358 | #define regRLC_RLCS_GFX_DS_ALLOW_MASK_CNTL 0x4e6a |
|---|
| 10359 | #define regRLC_RLCS_GFX_DS_ALLOW_MASK_CNTL_BASE_IDX 1 |
|---|
| 10360 | #define regRLC_GPM_STAT 0x4e6b |
|---|
| 10361 | #define regRLC_GPM_STAT_BASE_IDX 1 |
|---|
| 10362 | #define regRLC_RLCS_GPM_STAT 0x4e6b |
|---|
| 10363 | #define regRLC_RLCS_GPM_STAT_BASE_IDX 1 |
|---|
| 10364 | #define regRLC_RLCS_ABORTED_PD_SEQUENCE 0x4e6c |
|---|
| 10365 | #define regRLC_RLCS_ABORTED_PD_SEQUENCE_BASE_IDX 1 |
|---|
| 10366 | #define regRLC_RLCS_DIDT_FORCE_STALL 0x4e6d |
|---|
| 10367 | #define regRLC_RLCS_DIDT_FORCE_STALL_BASE_IDX 1 |
|---|
| 10368 | #define regRLC_RLCS_IOV_CMD_STATUS 0x4e6e |
|---|
| 10369 | #define regRLC_RLCS_IOV_CMD_STATUS_BASE_IDX 1 |
|---|
| 10370 | #define regRLC_RLCS_IOV_CNTX_LOC_SIZE 0x4e6f |
|---|
| 10371 | #define regRLC_RLCS_IOV_CNTX_LOC_SIZE_BASE_IDX 1 |
|---|
| 10372 | #define regRLC_RLCS_IOV_SCH_BLOCK 0x4e70 |
|---|
| 10373 | #define regRLC_RLCS_IOV_SCH_BLOCK_BASE_IDX 1 |
|---|
| 10374 | #define regRLC_RLCS_IOV_VM_BUSY_STATUS 0x4e71 |
|---|
| 10375 | #define regRLC_RLCS_IOV_VM_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10376 | #define regRLC_RLCS_GPM_STAT_2 0x4e72 |
|---|
| 10377 | #define regRLC_RLCS_GPM_STAT_2_BASE_IDX 1 |
|---|
| 10378 | #define regRLC_RLCS_GRBM_SOFT_RESET 0x4e73 |
|---|
| 10379 | #define regRLC_RLCS_GRBM_SOFT_RESET_BASE_IDX 1 |
|---|
| 10380 | #define regRLC_RLCS_PG_CHANGE_STATUS 0x4e74 |
|---|
| 10381 | #define regRLC_RLCS_PG_CHANGE_STATUS_BASE_IDX 1 |
|---|
| 10382 | #define regRLC_RLCS_PG_CHANGE_READ 0x4e75 |
|---|
| 10383 | #define regRLC_RLCS_PG_CHANGE_READ_BASE_IDX 1 |
|---|
| 10384 | #define regRLC_RLCS_IH_SEMAPHORE 0x4e76 |
|---|
| 10385 | #define regRLC_RLCS_IH_SEMAPHORE_BASE_IDX 1 |
|---|
| 10386 | #define regRLC_RLCS_IH_COOKIE_SEMAPHORE 0x4e77 |
|---|
| 10387 | #define regRLC_RLCS_IH_COOKIE_SEMAPHORE_BASE_IDX 1 |
|---|
| 10388 | #define regRLC_RLCS_WGP_STATUS 0x4e78 |
|---|
| 10389 | #define regRLC_RLCS_WGP_STATUS_BASE_IDX 1 |
|---|
| 10390 | #define regRLC_RLCS_WGP_READ 0x4e79 |
|---|
| 10391 | #define regRLC_RLCS_WGP_READ_BASE_IDX 1 |
|---|
| 10392 | #define regRLC_RLCS_CP_INT_CTRL_1 0x4e7a |
|---|
| 10393 | #define regRLC_RLCS_CP_INT_CTRL_1_BASE_IDX 1 |
|---|
| 10394 | #define regRLC_RLCS_CP_INT_CTRL_2 0x4e7b |
|---|
| 10395 | #define regRLC_RLCS_CP_INT_CTRL_2_BASE_IDX 1 |
|---|
| 10396 | #define regRLC_RLCS_CP_INT_INFO_1 0x4e7c |
|---|
| 10397 | #define regRLC_RLCS_CP_INT_INFO_1_BASE_IDX 1 |
|---|
| 10398 | #define regRLC_RLCS_CP_INT_INFO_2 0x4e7d |
|---|
| 10399 | #define regRLC_RLCS_CP_INT_INFO_2_BASE_IDX 1 |
|---|
| 10400 | #define regRLC_RLCS_SPM_INT_CTRL 0x4e7e |
|---|
| 10401 | #define regRLC_RLCS_SPM_INT_CTRL_BASE_IDX 1 |
|---|
| 10402 | #define regRLC_RLCS_SPM_INT_INFO_1 0x4e7f |
|---|
| 10403 | #define regRLC_RLCS_SPM_INT_INFO_1_BASE_IDX 1 |
|---|
| 10404 | #define regRLC_RLCS_SPM_INT_INFO_2 0x4e80 |
|---|
| 10405 | #define regRLC_RLCS_SPM_INT_INFO_2_BASE_IDX 1 |
|---|
| 10406 | #define regRLC_RLCS_DSM_TRIG 0x4e81 |
|---|
| 10407 | #define regRLC_RLCS_DSM_TRIG_BASE_IDX 1 |
|---|
| 10408 | #define regRLC_RLCS_BOOTLOAD_STATUS 0x4e82 |
|---|
| 10409 | #define regRLC_RLCS_BOOTLOAD_STATUS_BASE_IDX 1 |
|---|
| 10410 | #define regRLC_RLCS_POWER_BRAKE_CNTL 0x4e83 |
|---|
| 10411 | #define regRLC_RLCS_POWER_BRAKE_CNTL_BASE_IDX 1 |
|---|
| 10412 | #define regRLC_RLCS_POWER_BRAKE_CNTL_TH1 0x4e84 |
|---|
| 10413 | #define regRLC_RLCS_POWER_BRAKE_CNTL_TH1_BASE_IDX 1 |
|---|
| 10414 | #define regRLC_RLCS_GRBM_IDLE_BUSY_STAT 0x4e85 |
|---|
| 10415 | #define regRLC_RLCS_GRBM_IDLE_BUSY_STAT_BASE_IDX 1 |
|---|
| 10416 | #define regRLC_RLCS_GRBM_IDLE_BUSY_INT_CNTL 0x4e86 |
|---|
| 10417 | #define regRLC_RLCS_GRBM_IDLE_BUSY_INT_CNTL_BASE_IDX 1 |
|---|
| 10418 | #define regRLC_RLCS_CMP_IDLE_CNTL 0x4e87 |
|---|
| 10419 | #define regRLC_RLCS_CMP_IDLE_CNTL_BASE_IDX 1 |
|---|
| 10420 | #define regRLC_RLCS_GENERAL_0 0x4e88 |
|---|
| 10421 | #define regRLC_RLCS_GENERAL_0_BASE_IDX 1 |
|---|
| 10422 | #define regRLC_RLCS_GENERAL_1 0x4e89 |
|---|
| 10423 | #define regRLC_RLCS_GENERAL_1_BASE_IDX 1 |
|---|
| 10424 | #define regRLC_RLCS_GENERAL_2 0x4e8a |
|---|
| 10425 | #define regRLC_RLCS_GENERAL_2_BASE_IDX 1 |
|---|
| 10426 | #define regRLC_RLCS_GENERAL_3 0x4e8b |
|---|
| 10427 | #define regRLC_RLCS_GENERAL_3_BASE_IDX 1 |
|---|
| 10428 | #define regRLC_RLCS_GENERAL_4 0x4e8c |
|---|
| 10429 | #define regRLC_RLCS_GENERAL_4_BASE_IDX 1 |
|---|
| 10430 | #define regRLC_RLCS_GENERAL_5 0x4e8d |
|---|
| 10431 | #define regRLC_RLCS_GENERAL_5_BASE_IDX 1 |
|---|
| 10432 | #define regRLC_RLCS_GENERAL_6 0x4e8e |
|---|
| 10433 | #define regRLC_RLCS_GENERAL_6_BASE_IDX 1 |
|---|
| 10434 | #define regRLC_RLCS_GENERAL_7 0x4e8f |
|---|
| 10435 | #define regRLC_RLCS_GENERAL_7_BASE_IDX 1 |
|---|
| 10436 | #define regRLC_RLCS_GENERAL_8 0x4e90 |
|---|
| 10437 | #define regRLC_RLCS_GENERAL_8_BASE_IDX 1 |
|---|
| 10438 | #define regRLC_RLCS_GENERAL_9 0x4e91 |
|---|
| 10439 | #define regRLC_RLCS_GENERAL_9_BASE_IDX 1 |
|---|
| 10440 | #define regRLC_RLCS_GENERAL_10 0x4e92 |
|---|
| 10441 | #define regRLC_RLCS_GENERAL_10_BASE_IDX 1 |
|---|
| 10442 | #define regRLC_RLCS_GENERAL_11 0x4e93 |
|---|
| 10443 | #define regRLC_RLCS_GENERAL_11_BASE_IDX 1 |
|---|
| 10444 | #define regRLC_RLCS_GENERAL_12 0x4e94 |
|---|
| 10445 | #define regRLC_RLCS_GENERAL_12_BASE_IDX 1 |
|---|
| 10446 | #define regRLC_RLCS_GENERAL_13 0x4e95 |
|---|
| 10447 | #define regRLC_RLCS_GENERAL_13_BASE_IDX 1 |
|---|
| 10448 | #define regRLC_RLCS_GENERAL_14 0x4e96 |
|---|
| 10449 | #define regRLC_RLCS_GENERAL_14_BASE_IDX 1 |
|---|
| 10450 | #define regRLC_RLCS_GENERAL_15 0x4e97 |
|---|
| 10451 | #define regRLC_RLCS_GENERAL_15_BASE_IDX 1 |
|---|
| 10452 | #define regRLC_RLCS_GENERAL_16 0x4e98 |
|---|
| 10453 | #define regRLC_RLCS_GENERAL_16_BASE_IDX 1 |
|---|
| 10454 | #define regRLC_RLCS_AUXILIARY_REG_1 0x4ec5 |
|---|
| 10455 | #define regRLC_RLCS_AUXILIARY_REG_1_BASE_IDX 1 |
|---|
| 10456 | #define regRLC_RLCS_AUXILIARY_REG_2 0x4ec6 |
|---|
| 10457 | #define regRLC_RLCS_AUXILIARY_REG_2_BASE_IDX 1 |
|---|
| 10458 | #define regRLC_RLCS_AUXILIARY_REG_3 0x4ec7 |
|---|
| 10459 | #define regRLC_RLCS_AUXILIARY_REG_3_BASE_IDX 1 |
|---|
| 10460 | #define regRLC_RLCS_AUXILIARY_REG_4 0x4ec8 |
|---|
| 10461 | #define regRLC_RLCS_AUXILIARY_REG_4_BASE_IDX 1 |
|---|
| 10462 | #define regRLC_RLCS_SPM_SQTT_MODE 0x4ec9 |
|---|
| 10463 | #define regRLC_RLCS_SPM_SQTT_MODE_BASE_IDX 1 |
|---|
| 10464 | #define regRLC_RLCS_CP_DMA_SRCID_OVER 0x4eca |
|---|
| 10465 | #define regRLC_RLCS_CP_DMA_SRCID_OVER_BASE_IDX 1 |
|---|
| 10466 | #define regRLC_RLCS_BOOTLOAD_ID_STATUS1 0x4ecb |
|---|
| 10467 | #define regRLC_RLCS_BOOTLOAD_ID_STATUS1_BASE_IDX 1 |
|---|
| 10468 | #define regRLC_RLCS_BOOTLOAD_ID_STATUS2 0x4ecc |
|---|
| 10469 | #define regRLC_RLCS_BOOTLOAD_ID_STATUS2_BASE_IDX 1 |
|---|
| 10470 | #define regRLC_RLCS_IMU_VIDCHG_CNTL 0x4ecd |
|---|
| 10471 | #define regRLC_RLCS_IMU_VIDCHG_CNTL_BASE_IDX 1 |
|---|
| 10472 | #define regRLC_RLCS_EDC_INT_CNTL 0x4ece |
|---|
| 10473 | #define regRLC_RLCS_EDC_INT_CNTL_BASE_IDX 1 |
|---|
| 10474 | #define regRLC_RLCS_KMD_LOG_CNTL1 0x4ecf |
|---|
| 10475 | #define regRLC_RLCS_KMD_LOG_CNTL1_BASE_IDX 1 |
|---|
| 10476 | #define regRLC_RLCS_KMD_LOG_CNTL2 0x4ed0 |
|---|
| 10477 | #define regRLC_RLCS_KMD_LOG_CNTL2_BASE_IDX 1 |
|---|
| 10478 | #define regRLC_RLCS_GPM_LEGACY_INT_STAT 0x4ed1 |
|---|
| 10479 | #define regRLC_RLCS_GPM_LEGACY_INT_STAT_BASE_IDX 1 |
|---|
| 10480 | #define regRLC_RLCS_GPM_LEGACY_INT_DISABLE 0x4ed2 |
|---|
| 10481 | #define regRLC_RLCS_GPM_LEGACY_INT_DISABLE_BASE_IDX 1 |
|---|
| 10482 | #define regRLC_RLCS_SRM_SRCID_CNTL 0x4ed3 |
|---|
| 10483 | #define regRLC_RLCS_SRM_SRCID_CNTL_BASE_IDX 1 |
|---|
| 10484 | #define regRLC_RLCS_GCR_DATA_0 0x4ed4 |
|---|
| 10485 | #define regRLC_RLCS_GCR_DATA_0_BASE_IDX 1 |
|---|
| 10486 | #define regRLC_RLCS_GCR_DATA_1 0x4ed5 |
|---|
| 10487 | #define regRLC_RLCS_GCR_DATA_1_BASE_IDX 1 |
|---|
| 10488 | #define regRLC_RLCS_GCR_DATA_2 0x4ed6 |
|---|
| 10489 | #define regRLC_RLCS_GCR_DATA_2_BASE_IDX 1 |
|---|
| 10490 | #define regRLC_RLCS_GCR_DATA_3 0x4ed7 |
|---|
| 10491 | #define regRLC_RLCS_GCR_DATA_3_BASE_IDX 1 |
|---|
| 10492 | #define regRLC_RLCS_GCR_STATUS 0x4ed8 |
|---|
| 10493 | #define regRLC_RLCS_GCR_STATUS_BASE_IDX 1 |
|---|
| 10494 | #define regRLC_RLCS_PERFMON_CLK_CNTL_UCODE 0x4ed9 |
|---|
| 10495 | #define regRLC_RLCS_PERFMON_CLK_CNTL_UCODE_BASE_IDX 1 |
|---|
| 10496 | #define regRLC_RLCS_UTCL2_CNTL 0x4eda |
|---|
| 10497 | #define regRLC_RLCS_UTCL2_CNTL_BASE_IDX 1 |
|---|
| 10498 | #define regRLC_RLCS_IMU_RLC_MSG_DATA0 0x4edb |
|---|
| 10499 | #define regRLC_RLCS_IMU_RLC_MSG_DATA0_BASE_IDX 1 |
|---|
| 10500 | #define regRLC_RLCS_IMU_RLC_MSG_DATA1 0x4edc |
|---|
| 10501 | #define regRLC_RLCS_IMU_RLC_MSG_DATA1_BASE_IDX 1 |
|---|
| 10502 | #define regRLC_RLCS_IMU_RLC_MSG_DATA2 0x4edd |
|---|
| 10503 | #define regRLC_RLCS_IMU_RLC_MSG_DATA2_BASE_IDX 1 |
|---|
| 10504 | #define regRLC_RLCS_IMU_RLC_MSG_DATA3 0x4ede |
|---|
| 10505 | #define regRLC_RLCS_IMU_RLC_MSG_DATA3_BASE_IDX 1 |
|---|
| 10506 | #define regRLC_RLCS_IMU_RLC_MSG_DATA4 0x4edf |
|---|
| 10507 | #define regRLC_RLCS_IMU_RLC_MSG_DATA4_BASE_IDX 1 |
|---|
| 10508 | #define regRLC_RLCS_IMU_RLC_MSG_CONTROL 0x4ee0 |
|---|
| 10509 | #define regRLC_RLCS_IMU_RLC_MSG_CONTROL_BASE_IDX 1 |
|---|
| 10510 | #define regRLC_RLCS_IMU_RLC_MSG_CNTL 0x4ee1 |
|---|
| 10511 | #define regRLC_RLCS_IMU_RLC_MSG_CNTL_BASE_IDX 1 |
|---|
| 10512 | #define regRLC_RLCS_RLC_IMU_MSG_DATA0 0x4ee2 |
|---|
| 10513 | #define regRLC_RLCS_RLC_IMU_MSG_DATA0_BASE_IDX 1 |
|---|
| 10514 | #define regRLC_RLCS_RLC_IMU_MSG_CONTROL 0x4ee3 |
|---|
| 10515 | #define regRLC_RLCS_RLC_IMU_MSG_CONTROL_BASE_IDX 1 |
|---|
| 10516 | #define regRLC_RLCS_RLC_IMU_MSG_CNTL 0x4ee4 |
|---|
| 10517 | #define regRLC_RLCS_RLC_IMU_MSG_CNTL_BASE_IDX 1 |
|---|
| 10518 | #define regRLC_RLCS_IMU_RLC_TELEMETRY_DATA_0 0x4ee5 |
|---|
| 10519 | #define regRLC_RLCS_IMU_RLC_TELEMETRY_DATA_0_BASE_IDX 1 |
|---|
| 10520 | #define regRLC_RLCS_IMU_RLC_TELEMETRY_DATA_1 0x4ee6 |
|---|
| 10521 | #define regRLC_RLCS_IMU_RLC_TELEMETRY_DATA_1_BASE_IDX 1 |
|---|
| 10522 | #define regRLC_RLCS_IMU_RLC_MUTEX_CNTL 0x4ee7 |
|---|
| 10523 | #define regRLC_RLCS_IMU_RLC_MUTEX_CNTL_BASE_IDX 1 |
|---|
| 10524 | #define regRLC_RLCS_IMU_RLC_STATUS 0x4ee8 |
|---|
| 10525 | #define regRLC_RLCS_IMU_RLC_STATUS_BASE_IDX 1 |
|---|
| 10526 | #define regRLC_RLCS_RLC_IMU_STATUS 0x4ee9 |
|---|
| 10527 | #define regRLC_RLCS_RLC_IMU_STATUS_BASE_IDX 1 |
|---|
| 10528 | #define regRLC_RLCS_IMU_RAM_DATA_1 0x4eea |
|---|
| 10529 | #define regRLC_RLCS_IMU_RAM_DATA_1_BASE_IDX 1 |
|---|
| 10530 | #define regRLC_RLCS_IMU_RAM_ADDR_1_LSB 0x4eeb |
|---|
| 10531 | #define regRLC_RLCS_IMU_RAM_ADDR_1_LSB_BASE_IDX 1 |
|---|
| 10532 | #define regRLC_RLCS_IMU_RAM_ADDR_1_MSB 0x4eec |
|---|
| 10533 | #define regRLC_RLCS_IMU_RAM_ADDR_1_MSB_BASE_IDX 1 |
|---|
| 10534 | #define regRLC_RLCS_IMU_RAM_DATA_0 0x4eed |
|---|
| 10535 | #define regRLC_RLCS_IMU_RAM_DATA_0_BASE_IDX 1 |
|---|
| 10536 | #define regRLC_RLCS_IMU_RAM_ADDR_0_LSB 0x4eee |
|---|
| 10537 | #define regRLC_RLCS_IMU_RAM_ADDR_0_LSB_BASE_IDX 1 |
|---|
| 10538 | #define regRLC_RLCS_IMU_RAM_ADDR_0_MSB 0x4eef |
|---|
| 10539 | #define regRLC_RLCS_IMU_RAM_ADDR_0_MSB_BASE_IDX 1 |
|---|
| 10540 | #define regRLC_RLCS_IMU_RAM_CNTL 0x4ef0 |
|---|
| 10541 | #define regRLC_RLCS_IMU_RAM_CNTL_BASE_IDX 1 |
|---|
| 10542 | #define regRLC_RLCS_IMU_GFX_DOORBELL_FENCE 0x4ef1 |
|---|
| 10543 | #define regRLC_RLCS_IMU_GFX_DOORBELL_FENCE_BASE_IDX 1 |
|---|
| 10544 | #define regRLC_RLCS_SDMA_INT_CNTL_1 0x4ef3 |
|---|
| 10545 | #define regRLC_RLCS_SDMA_INT_CNTL_1_BASE_IDX 1 |
|---|
| 10546 | #define regRLC_RLCS_SDMA_INT_CNTL_2 0x4ef4 |
|---|
| 10547 | #define regRLC_RLCS_SDMA_INT_CNTL_2_BASE_IDX 1 |
|---|
| 10548 | #define regRLC_RLCS_SDMA_INT_STAT 0x4ef5 |
|---|
| 10549 | #define regRLC_RLCS_SDMA_INT_STAT_BASE_IDX 1 |
|---|
| 10550 | #define regRLC_RLCS_SDMA_INT_INFO 0x4ef6 |
|---|
| 10551 | #define regRLC_RLCS_SDMA_INT_INFO_BASE_IDX 1 |
|---|
| 10552 | #define regRLC_RLCS_PMM_CGCG_CNTL 0x4ef7 |
|---|
| 10553 | #define regRLC_RLCS_PMM_CGCG_CNTL_BASE_IDX 1 |
|---|
| 10554 | #define regRLC_RLCS_GFX_MEM_POWER_CTRL_LO 0x4ef8 |
|---|
| 10555 | #define regRLC_RLCS_GFX_MEM_POWER_CTRL_LO_BASE_IDX 1 |
|---|
| 10556 | #define regRLC_RLCS_GFX_RM_CNTL 0x4efa |
|---|
| 10557 | #define regRLC_RLCS_GFX_RM_CNTL_BASE_IDX 1 |
|---|
| 10558 | #define regRLC_RLCS_DEC_END 0x4fff |
|---|
| 10559 | #define regRLC_RLCS_DEC_END_BASE_IDX 1 |
|---|
| 10560 | |
|---|
| 10561 | |
|---|
| 10562 | // addressBlock: gc_pfvfdec_rlc |
|---|
| 10563 | // base address: 0x2a600 |
|---|
| 10564 | #define regRLC_SAFE_MODE 0x0980 |
|---|
| 10565 | #define regRLC_SAFE_MODE_BASE_IDX 1 |
|---|
| 10566 | #define regRLC_SPM_SAMPLE_CNT 0x0981 |
|---|
| 10567 | #define regRLC_SPM_SAMPLE_CNT_BASE_IDX 1 |
|---|
| 10568 | #define regRLC_SPM_MC_CNTL 0x0982 |
|---|
| 10569 | #define regRLC_SPM_MC_CNTL_BASE_IDX 1 |
|---|
| 10570 | #define regRLC_SPM_INT_CNTL 0x0983 |
|---|
| 10571 | #define regRLC_SPM_INT_CNTL_BASE_IDX 1 |
|---|
| 10572 | #define regRLC_SPM_INT_STATUS 0x0984 |
|---|
| 10573 | #define regRLC_SPM_INT_STATUS_BASE_IDX 1 |
|---|
| 10574 | #define regRLC_SPM_INT_INFO_1 0x0985 |
|---|
| 10575 | #define regRLC_SPM_INT_INFO_1_BASE_IDX 1 |
|---|
| 10576 | #define regRLC_SPM_INT_INFO_2 0x0986 |
|---|
| 10577 | #define regRLC_SPM_INT_INFO_2_BASE_IDX 1 |
|---|
| 10578 | #define regRLC_CSIB_ADDR_LO 0x0987 |
|---|
| 10579 | #define regRLC_CSIB_ADDR_LO_BASE_IDX 1 |
|---|
| 10580 | #define regRLC_CSIB_ADDR_HI 0x0988 |
|---|
| 10581 | #define regRLC_CSIB_ADDR_HI_BASE_IDX 1 |
|---|
| 10582 | #define regRLC_CSIB_LENGTH 0x0989 |
|---|
| 10583 | #define regRLC_CSIB_LENGTH_BASE_IDX 1 |
|---|
| 10584 | #define regRLC_CP_SCHEDULERS 0x098a |
|---|
| 10585 | #define regRLC_CP_SCHEDULERS_BASE_IDX 1 |
|---|
| 10586 | #define regRLC_CP_EOF_INT 0x098b |
|---|
| 10587 | #define regRLC_CP_EOF_INT_BASE_IDX 1 |
|---|
| 10588 | #define regRLC_CP_EOF_INT_CNT 0x098c |
|---|
| 10589 | #define regRLC_CP_EOF_INT_CNT_BASE_IDX 1 |
|---|
| 10590 | #define regRLC_SPARE_INT_0 0x098d |
|---|
| 10591 | #define regRLC_SPARE_INT_0_BASE_IDX 1 |
|---|
| 10592 | #define regRLC_SPARE_INT_1 0x098e |
|---|
| 10593 | #define regRLC_SPARE_INT_1_BASE_IDX 1 |
|---|
| 10594 | #define regRLC_SPARE_INT_2 0x098f |
|---|
| 10595 | #define regRLC_SPARE_INT_2_BASE_IDX 1 |
|---|
| 10596 | #define regRLC_PACE_SPARE_INT 0x0990 |
|---|
| 10597 | #define regRLC_PACE_SPARE_INT_BASE_IDX 1 |
|---|
| 10598 | #define regRLC_PACE_SPARE_INT_1 0x0991 |
|---|
| 10599 | #define regRLC_PACE_SPARE_INT_1_BASE_IDX 1 |
|---|
| 10600 | #define regRLC_RLCV_SPARE_INT_1 0x0992 |
|---|
| 10601 | #define regRLC_RLCV_SPARE_INT_1_BASE_IDX 1 |
|---|
| 10602 | |
|---|
| 10603 | |
|---|
| 10604 | // addressBlock: gc_pwrdec |
|---|
| 10605 | // base address: 0x3c000 |
|---|
| 10606 | #define regCGTS_TCC_DISABLE 0x5006 |
|---|
| 10607 | #define regCGTS_TCC_DISABLE_BASE_IDX 1 |
|---|
| 10608 | #define regCGTT_GS_NGG_CLK_CTRL 0x5087 |
|---|
| 10609 | #define regCGTT_GS_NGG_CLK_CTRL_BASE_IDX 1 |
|---|
| 10610 | #define regCGTT_PA_CLK_CTRL 0x5088 |
|---|
| 10611 | #define regCGTT_PA_CLK_CTRL_BASE_IDX 1 |
|---|
| 10612 | #define regCGTT_SC_CLK_CTRL0 0x5089 |
|---|
| 10613 | #define regCGTT_SC_CLK_CTRL0_BASE_IDX 1 |
|---|
| 10614 | #define regCGTT_SC_CLK_CTRL1 0x508a |
|---|
| 10615 | #define regCGTT_SC_CLK_CTRL1_BASE_IDX 1 |
|---|
| 10616 | #define regCGTT_SC_CLK_CTRL2 0x508b |
|---|
| 10617 | #define regCGTT_SC_CLK_CTRL2_BASE_IDX 1 |
|---|
| 10618 | #define regCGTT_SQG_CLK_CTRL 0x508d |
|---|
| 10619 | #define regCGTT_SQG_CLK_CTRL_BASE_IDX 1 |
|---|
| 10620 | #define regSQ_ALU_CLK_CTRL 0x508e |
|---|
| 10621 | #define regSQ_ALU_CLK_CTRL_BASE_IDX 1 |
|---|
| 10622 | #define regSQ_TEX_CLK_CTRL 0x508f |
|---|
| 10623 | #define regSQ_TEX_CLK_CTRL_BASE_IDX 1 |
|---|
| 10624 | #define regSQ_LDS_CLK_CTRL 0x5090 |
|---|
| 10625 | #define regSQ_LDS_CLK_CTRL_BASE_IDX 1 |
|---|
| 10626 | #define regICG_SP_CLK_CTRL 0x5093 |
|---|
| 10627 | #define regICG_SP_CLK_CTRL_BASE_IDX 1 |
|---|
| 10628 | #define regTA_CGTT_CTRL 0x509d |
|---|
| 10629 | #define regTA_CGTT_CTRL_BASE_IDX 1 |
|---|
| 10630 | #define regDB_CGTT_CLK_CTRL_0 0x50a4 |
|---|
| 10631 | #define regDB_CGTT_CLK_CTRL_0_BASE_IDX 1 |
|---|
| 10632 | #define regCB_CGTT_SCLK_CTRL 0x50a8 |
|---|
| 10633 | #define regCB_CGTT_SCLK_CTRL_BASE_IDX 1 |
|---|
| 10634 | #define regCGTT_CP_CLK_CTRL 0x50b0 |
|---|
| 10635 | #define regCGTT_CP_CLK_CTRL_BASE_IDX 1 |
|---|
| 10636 | #define regCGTT_CPF_CLK_CTRL 0x50b1 |
|---|
| 10637 | #define regCGTT_CPF_CLK_CTRL_BASE_IDX 1 |
|---|
| 10638 | #define regCGTT_CPC_CLK_CTRL 0x50b2 |
|---|
| 10639 | #define regCGTT_CPC_CLK_CTRL_BASE_IDX 1 |
|---|
| 10640 | #define regCGTT_RLC_CLK_CTRL 0x50b5 |
|---|
| 10641 | #define regCGTT_RLC_CLK_CTRL_BASE_IDX 1 |
|---|
| 10642 | #define regCGTT_SC_CLK_CTRL3 0x50bc |
|---|
| 10643 | #define regCGTT_SC_CLK_CTRL3_BASE_IDX 1 |
|---|
| 10644 | #define regCGTT_SC_CLK_CTRL4 0x50bd |
|---|
| 10645 | #define regCGTT_SC_CLK_CTRL4_BASE_IDX 1 |
|---|
| 10646 | #define regGCEA_ICG_CTRL 0x50c4 |
|---|
| 10647 | #define regGCEA_ICG_CTRL_BASE_IDX 1 |
|---|
| 10648 | #define regGL1I_GL1R_MGCG_OVERRIDE 0x50e4 |
|---|
| 10649 | #define regGL1I_GL1R_MGCG_OVERRIDE_BASE_IDX 1 |
|---|
| 10650 | #define regGL1H_ICG_CTRL 0x50e8 |
|---|
| 10651 | #define regGL1H_ICG_CTRL_BASE_IDX 1 |
|---|
| 10652 | #define regCHI_CHR_MGCG_OVERRIDE 0x50e9 |
|---|
| 10653 | #define regCHI_CHR_MGCG_OVERRIDE_BASE_IDX 1 |
|---|
| 10654 | #define regICG_GL1C_CLK_CTRL 0x50ec |
|---|
| 10655 | #define regICG_GL1C_CLK_CTRL_BASE_IDX 1 |
|---|
| 10656 | #define regICG_GL1A_CTRL 0x50f0 |
|---|
| 10657 | #define regICG_GL1A_CTRL_BASE_IDX 1 |
|---|
| 10658 | #define regICG_CHA_CTRL 0x50f1 |
|---|
| 10659 | #define regICG_CHA_CTRL_BASE_IDX 1 |
|---|
| 10660 | #define regGUS_ICG_CTRL 0x50f4 |
|---|
| 10661 | #define regGUS_ICG_CTRL_BASE_IDX 1 |
|---|
| 10662 | #define regCGTT_PH_CLK_CTRL0 0x50f8 |
|---|
| 10663 | #define regCGTT_PH_CLK_CTRL0_BASE_IDX 1 |
|---|
| 10664 | #define regCGTT_PH_CLK_CTRL1 0x50f9 |
|---|
| 10665 | #define regCGTT_PH_CLK_CTRL1_BASE_IDX 1 |
|---|
| 10666 | #define regCGTT_PH_CLK_CTRL2 0x50fa |
|---|
| 10667 | #define regCGTT_PH_CLK_CTRL2_BASE_IDX 1 |
|---|
| 10668 | #define regCGTT_PH_CLK_CTRL3 0x50fb |
|---|
| 10669 | #define regCGTT_PH_CLK_CTRL3_BASE_IDX 1 |
|---|
| 10670 | #define regGFX_ICG_GL2C_CTRL 0x50fc |
|---|
| 10671 | #define regGFX_ICG_GL2C_CTRL_BASE_IDX 1 |
|---|
| 10672 | #define regGFX_ICG_GL2C_CTRL1 0x50fd |
|---|
| 10673 | #define regGFX_ICG_GL2C_CTRL1_BASE_IDX 1 |
|---|
| 10674 | #define regICG_LDS_CLK_CTRL 0x5114 |
|---|
| 10675 | #define regICG_LDS_CLK_CTRL_BASE_IDX 1 |
|---|
| 10676 | #define regICG_CHC_CLK_CTRL 0x5140 |
|---|
| 10677 | #define regICG_CHC_CLK_CTRL_BASE_IDX 1 |
|---|
| 10678 | #define regICG_CHCG_CLK_CTRL 0x5144 |
|---|
| 10679 | #define regICG_CHCG_CLK_CTRL_BASE_IDX 1 |
|---|
| 10680 | |
|---|
| 10681 | |
|---|
| 10682 | // addressBlock: gc_hypdec |
|---|
| 10683 | // base address: 0x3e000 |
|---|
| 10684 | #define regGFX_PIPE_PRIORITY 0x587f |
|---|
| 10685 | #define regGFX_PIPE_PRIORITY_BASE_IDX 1 |
|---|
| 10686 | #define regGRBM_GFX_INDEX_SR_SELECT 0x5a00 |
|---|
| 10687 | #define regGRBM_GFX_INDEX_SR_SELECT_BASE_IDX 1 |
|---|
| 10688 | #define regGRBM_GFX_INDEX_SR_DATA 0x5a01 |
|---|
| 10689 | #define regGRBM_GFX_INDEX_SR_DATA_BASE_IDX 1 |
|---|
| 10690 | #define regGRBM_GFX_CNTL_SR_SELECT 0x5a02 |
|---|
| 10691 | #define regGRBM_GFX_CNTL_SR_SELECT_BASE_IDX 1 |
|---|
| 10692 | #define regGRBM_GFX_CNTL_SR_DATA 0x5a03 |
|---|
| 10693 | #define regGRBM_GFX_CNTL_SR_DATA_BASE_IDX 1 |
|---|
| 10694 | #define regGC_IH_COOKIE_0_PTR 0x5a07 |
|---|
| 10695 | #define regGC_IH_COOKIE_0_PTR_BASE_IDX 1 |
|---|
| 10696 | #define regGRBM_SE_REMAP_CNTL 0x5a08 |
|---|
| 10697 | #define regGRBM_SE_REMAP_CNTL_BASE_IDX 1 |
|---|
| 10698 | #define regRLC_GPU_IOV_VF_ENABLE 0x5b00 |
|---|
| 10699 | #define regRLC_GPU_IOV_VF_ENABLE_BASE_IDX 1 |
|---|
| 10700 | #define regRLC_GPU_IOV_CFG_REG6 0x5b06 |
|---|
| 10701 | #define regRLC_GPU_IOV_CFG_REG6_BASE_IDX 1 |
|---|
| 10702 | #define regRLC_SDMA0_STATUS 0x5b18 |
|---|
| 10703 | #define regRLC_SDMA0_STATUS_BASE_IDX 1 |
|---|
| 10704 | #define regRLC_SDMA1_STATUS 0x5b19 |
|---|
| 10705 | #define regRLC_SDMA1_STATUS_BASE_IDX 1 |
|---|
| 10706 | #define regRLC_SDMA2_STATUS 0x5b1a |
|---|
| 10707 | #define regRLC_SDMA2_STATUS_BASE_IDX 1 |
|---|
| 10708 | #define regRLC_SDMA3_STATUS 0x5b1b |
|---|
| 10709 | #define regRLC_SDMA3_STATUS_BASE_IDX 1 |
|---|
| 10710 | #define regRLC_SDMA0_BUSY_STATUS 0x5b1c |
|---|
| 10711 | #define regRLC_SDMA0_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10712 | #define regRLC_SDMA1_BUSY_STATUS 0x5b1d |
|---|
| 10713 | #define regRLC_SDMA1_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10714 | #define regRLC_SDMA2_BUSY_STATUS 0x5b1e |
|---|
| 10715 | #define regRLC_SDMA2_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10716 | #define regRLC_SDMA3_BUSY_STATUS 0x5b1f |
|---|
| 10717 | #define regRLC_SDMA3_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10718 | #define regRLC_GPU_IOV_CFG_REG8 0x5b20 |
|---|
| 10719 | #define regRLC_GPU_IOV_CFG_REG8_BASE_IDX 1 |
|---|
| 10720 | #define regRLC_RLCV_TIMER_INT_0 0x5b25 |
|---|
| 10721 | #define regRLC_RLCV_TIMER_INT_0_BASE_IDX 1 |
|---|
| 10722 | #define regRLC_RLCV_TIMER_INT_1 0x5b26 |
|---|
| 10723 | #define regRLC_RLCV_TIMER_INT_1_BASE_IDX 1 |
|---|
| 10724 | #define regRLC_RLCV_TIMER_CTRL 0x5b27 |
|---|
| 10725 | #define regRLC_RLCV_TIMER_CTRL_BASE_IDX 1 |
|---|
| 10726 | #define regRLC_RLCV_TIMER_STAT 0x5b28 |
|---|
| 10727 | #define regRLC_RLCV_TIMER_STAT_BASE_IDX 1 |
|---|
| 10728 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS 0x5b2a |
|---|
| 10729 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_BASE_IDX 1 |
|---|
| 10730 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_SET 0x5b2b |
|---|
| 10731 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_SET_BASE_IDX 1 |
|---|
| 10732 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_CLR 0x5b2c |
|---|
| 10733 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_CLR_BASE_IDX 1 |
|---|
| 10734 | #define regRLC_GPU_IOV_VF_MASK 0x5b2d |
|---|
| 10735 | #define regRLC_GPU_IOV_VF_MASK_BASE_IDX 1 |
|---|
| 10736 | #define regRLC_HYP_SEMAPHORE_0 0x5b2e |
|---|
| 10737 | #define regRLC_HYP_SEMAPHORE_0_BASE_IDX 1 |
|---|
| 10738 | #define regRLC_HYP_SEMAPHORE_1 0x5b2f |
|---|
| 10739 | #define regRLC_HYP_SEMAPHORE_1_BASE_IDX 1 |
|---|
| 10740 | #define regRLC_BUSY_CLK_CNTL 0x5b30 |
|---|
| 10741 | #define regRLC_BUSY_CLK_CNTL_BASE_IDX 1 |
|---|
| 10742 | #define regRLC_CLK_CNTL 0x5b31 |
|---|
| 10743 | #define regRLC_CLK_CNTL_BASE_IDX 1 |
|---|
| 10744 | #define regRLC_PACE_TIMER_STAT 0x5b33 |
|---|
| 10745 | #define regRLC_PACE_TIMER_STAT_BASE_IDX 1 |
|---|
| 10746 | #define regRLC_GPU_IOV_SCH_BLOCK 0x5b34 |
|---|
| 10747 | #define regRLC_GPU_IOV_SCH_BLOCK_BASE_IDX 1 |
|---|
| 10748 | #define regRLC_GPU_IOV_CFG_REG1 0x5b35 |
|---|
| 10749 | #define regRLC_GPU_IOV_CFG_REG1_BASE_IDX 1 |
|---|
| 10750 | #define regRLC_GPU_IOV_CFG_REG2 0x5b36 |
|---|
| 10751 | #define regRLC_GPU_IOV_CFG_REG2_BASE_IDX 1 |
|---|
| 10752 | #define regRLC_GPU_IOV_VM_BUSY_STATUS 0x5b37 |
|---|
| 10753 | #define regRLC_GPU_IOV_VM_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10754 | #define regRLC_GPU_IOV_SCH_0 0x5b38 |
|---|
| 10755 | #define regRLC_GPU_IOV_SCH_0_BASE_IDX 1 |
|---|
| 10756 | #define regRLC_GPU_IOV_SCH_3 0x5b3a |
|---|
| 10757 | #define regRLC_GPU_IOV_SCH_3_BASE_IDX 1 |
|---|
| 10758 | #define regRLC_GPU_IOV_SCH_1 0x5b3b |
|---|
| 10759 | #define regRLC_GPU_IOV_SCH_1_BASE_IDX 1 |
|---|
| 10760 | #define regRLC_GPU_IOV_SCH_2 0x5b3c |
|---|
| 10761 | #define regRLC_GPU_IOV_SCH_2_BASE_IDX 1 |
|---|
| 10762 | #define regRLC_PACE_INT_FORCE 0x5b3d |
|---|
| 10763 | #define regRLC_PACE_INT_FORCE_BASE_IDX 1 |
|---|
| 10764 | #define regRLC_PACE_INT_CLEAR 0x5b3e |
|---|
| 10765 | #define regRLC_PACE_INT_CLEAR_BASE_IDX 1 |
|---|
| 10766 | #define regRLC_GPU_IOV_INT_STAT 0x5b3f |
|---|
| 10767 | #define regRLC_GPU_IOV_INT_STAT_BASE_IDX 1 |
|---|
| 10768 | #define regRLC_IH_COOKIE 0x5b41 |
|---|
| 10769 | #define regRLC_IH_COOKIE_BASE_IDX 1 |
|---|
| 10770 | #define regRLC_IH_COOKIE_CNTL 0x5b42 |
|---|
| 10771 | #define regRLC_IH_COOKIE_CNTL_BASE_IDX 1 |
|---|
| 10772 | #define regRLC_HYP_RLCG_UCODE_CHKSUM 0x5b43 |
|---|
| 10773 | #define regRLC_HYP_RLCG_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10774 | #define regRLC_HYP_RLCP_UCODE_CHKSUM 0x5b44 |
|---|
| 10775 | #define regRLC_HYP_RLCP_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10776 | #define regRLC_HYP_RLCV_UCODE_CHKSUM 0x5b45 |
|---|
| 10777 | #define regRLC_HYP_RLCV_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10778 | #define regRLC_GPU_IOV_F32_CNTL 0x5b46 |
|---|
| 10779 | #define regRLC_GPU_IOV_F32_CNTL_BASE_IDX 1 |
|---|
| 10780 | #define regRLC_GPU_IOV_F32_RESET 0x5b47 |
|---|
| 10781 | #define regRLC_GPU_IOV_F32_RESET_BASE_IDX 1 |
|---|
| 10782 | #define regRLC_GPU_IOV_UCODE_ADDR 0x5b48 |
|---|
| 10783 | #define regRLC_GPU_IOV_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10784 | #define regRLC_GPU_IOV_UCODE_DATA 0x5b49 |
|---|
| 10785 | #define regRLC_GPU_IOV_UCODE_DATA_BASE_IDX 1 |
|---|
| 10786 | #define regRLC_GPU_IOV_SMU_RESPONSE 0x5b4a |
|---|
| 10787 | #define regRLC_GPU_IOV_SMU_RESPONSE_BASE_IDX 1 |
|---|
| 10788 | #define regRLC_GPU_IOV_F32_INVALIDATE_CACHE 0x5b4b |
|---|
| 10789 | #define regRLC_GPU_IOV_F32_INVALIDATE_CACHE_BASE_IDX 1 |
|---|
| 10790 | #define regRLC_GPU_IOV_RLC_RESPONSE 0x5b4d |
|---|
| 10791 | #define regRLC_GPU_IOV_RLC_RESPONSE_BASE_IDX 1 |
|---|
| 10792 | #define regRLC_GPU_IOV_INT_DISABLE 0x5b4e |
|---|
| 10793 | #define regRLC_GPU_IOV_INT_DISABLE_BASE_IDX 1 |
|---|
| 10794 | #define regRLC_GPU_IOV_INT_FORCE 0x5b4f |
|---|
| 10795 | #define regRLC_GPU_IOV_INT_FORCE_BASE_IDX 1 |
|---|
| 10796 | #define regRLC_GPU_IOV_SCRATCH_ADDR 0x5b50 |
|---|
| 10797 | #define regRLC_GPU_IOV_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 10798 | #define regRLC_GPU_IOV_SCRATCH_DATA 0x5b51 |
|---|
| 10799 | #define regRLC_GPU_IOV_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 10800 | #define regRLC_HYP_SEMAPHORE_2 0x5b52 |
|---|
| 10801 | #define regRLC_HYP_SEMAPHORE_2_BASE_IDX 1 |
|---|
| 10802 | #define regRLC_HYP_SEMAPHORE_3 0x5b53 |
|---|
| 10803 | #define regRLC_HYP_SEMAPHORE_3_BASE_IDX 1 |
|---|
| 10804 | #define regRLC_GPM_UCODE_ADDR 0x5b60 |
|---|
| 10805 | #define regRLC_GPM_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10806 | #define regRLC_GPM_UCODE_DATA 0x5b61 |
|---|
| 10807 | #define regRLC_GPM_UCODE_DATA_BASE_IDX 1 |
|---|
| 10808 | #define regRLC_GPM_IRAM_ADDR 0x5b62 |
|---|
| 10809 | #define regRLC_GPM_IRAM_ADDR_BASE_IDX 1 |
|---|
| 10810 | #define regRLC_GPM_IRAM_DATA 0x5b63 |
|---|
| 10811 | #define regRLC_GPM_IRAM_DATA_BASE_IDX 1 |
|---|
| 10812 | #define regRLC_RLCP_IRAM_ADDR 0x5b64 |
|---|
| 10813 | #define regRLC_RLCP_IRAM_ADDR_BASE_IDX 1 |
|---|
| 10814 | #define regRLC_RLCP_IRAM_DATA 0x5b65 |
|---|
| 10815 | #define regRLC_RLCP_IRAM_DATA_BASE_IDX 1 |
|---|
| 10816 | #define regRLC_RLCV_IRAM_ADDR 0x5b66 |
|---|
| 10817 | #define regRLC_RLCV_IRAM_ADDR_BASE_IDX 1 |
|---|
| 10818 | #define regRLC_RLCV_IRAM_DATA 0x5b67 |
|---|
| 10819 | #define regRLC_RLCV_IRAM_DATA_BASE_IDX 1 |
|---|
| 10820 | #define regRLC_LX6_DRAM_ADDR 0x5b68 |
|---|
| 10821 | #define regRLC_LX6_DRAM_ADDR_BASE_IDX 1 |
|---|
| 10822 | #define regRLC_LX6_DRAM_DATA 0x5b69 |
|---|
| 10823 | #define regRLC_LX6_DRAM_DATA_BASE_IDX 1 |
|---|
| 10824 | #define regRLC_LX6_IRAM_ADDR 0x5b6a |
|---|
| 10825 | #define regRLC_LX6_IRAM_ADDR_BASE_IDX 1 |
|---|
| 10826 | #define regRLC_LX6_IRAM_DATA 0x5b6b |
|---|
| 10827 | #define regRLC_LX6_IRAM_DATA_BASE_IDX 1 |
|---|
| 10828 | #define regRLC_PACE_UCODE_ADDR 0x5b6c |
|---|
| 10829 | #define regRLC_PACE_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10830 | #define regRLC_PACE_UCODE_DATA 0x5b6d |
|---|
| 10831 | #define regRLC_PACE_UCODE_DATA_BASE_IDX 1 |
|---|
| 10832 | #define regRLC_GPM_SCRATCH_ADDR 0x5b6e |
|---|
| 10833 | #define regRLC_GPM_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 10834 | #define regRLC_GPM_SCRATCH_DATA 0x5b6f |
|---|
| 10835 | #define regRLC_GPM_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 10836 | #define regRLC_SRM_DRAM_ADDR 0x5b71 |
|---|
| 10837 | #define regRLC_SRM_DRAM_ADDR_BASE_IDX 1 |
|---|
| 10838 | #define regRLC_SRM_DRAM_DATA 0x5b72 |
|---|
| 10839 | #define regRLC_SRM_DRAM_DATA_BASE_IDX 1 |
|---|
| 10840 | #define regRLC_SRM_ARAM_ADDR 0x5b73 |
|---|
| 10841 | #define regRLC_SRM_ARAM_ADDR_BASE_IDX 1 |
|---|
| 10842 | #define regRLC_SRM_ARAM_DATA 0x5b74 |
|---|
| 10843 | #define regRLC_SRM_ARAM_DATA_BASE_IDX 1 |
|---|
| 10844 | #define regRLC_PACE_SCRATCH_ADDR 0x5b77 |
|---|
| 10845 | #define regRLC_PACE_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 10846 | #define regRLC_PACE_SCRATCH_DATA 0x5b78 |
|---|
| 10847 | #define regRLC_PACE_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 10848 | #define regRLC_GTS_OFFSET_LSB 0x5b79 |
|---|
| 10849 | #define regRLC_GTS_OFFSET_LSB_BASE_IDX 1 |
|---|
| 10850 | #define regRLC_GTS_OFFSET_MSB 0x5b7a |
|---|
| 10851 | #define regRLC_GTS_OFFSET_MSB_BASE_IDX 1 |
|---|
| 10852 | #define regGL2_PIPE_STEER_0 0x5b80 |
|---|
| 10853 | #define regGL2_PIPE_STEER_0_BASE_IDX 1 |
|---|
| 10854 | #define regGL2_PIPE_STEER_1 0x5b81 |
|---|
| 10855 | #define regGL2_PIPE_STEER_1_BASE_IDX 1 |
|---|
| 10856 | #define regGL2_PIPE_STEER_2 0x5b82 |
|---|
| 10857 | #define regGL2_PIPE_STEER_2_BASE_IDX 1 |
|---|
| 10858 | #define regGL2_PIPE_STEER_3 0x5b83 |
|---|
| 10859 | #define regGL2_PIPE_STEER_3_BASE_IDX 1 |
|---|
| 10860 | #define regGL1_PIPE_STEER 0x5b84 |
|---|
| 10861 | #define regGL1_PIPE_STEER_BASE_IDX 1 |
|---|
| 10862 | #define regCH_PIPE_STEER 0x5b88 |
|---|
| 10863 | #define regCH_PIPE_STEER_BASE_IDX 1 |
|---|
| 10864 | #define regGC_USER_SHADER_ARRAY_CONFIG 0x5b90 |
|---|
| 10865 | #define regGC_USER_SHADER_ARRAY_CONFIG_BASE_IDX 1 |
|---|
| 10866 | #define regGC_USER_PRIM_CONFIG 0x5b91 |
|---|
| 10867 | #define regGC_USER_PRIM_CONFIG_BASE_IDX 1 |
|---|
| 10868 | #define regGC_USER_SA_UNIT_DISABLE 0x5b92 |
|---|
| 10869 | #define regGC_USER_SA_UNIT_DISABLE_BASE_IDX 1 |
|---|
| 10870 | #define regGC_USER_RB_REDUNDANCY 0x5b93 |
|---|
| 10871 | #define regGC_USER_RB_REDUNDANCY_BASE_IDX 1 |
|---|
| 10872 | #define regGC_USER_RB_BACKEND_DISABLE 0x5b94 |
|---|
| 10873 | #define regGC_USER_RB_BACKEND_DISABLE_BASE_IDX 1 |
|---|
| 10874 | #define regGC_USER_RMI_REDUNDANCY 0x5b95 |
|---|
| 10875 | #define regGC_USER_RMI_REDUNDANCY_BASE_IDX 1 |
|---|
| 10876 | #define regCGTS_USER_TCC_DISABLE 0x5b96 |
|---|
| 10877 | #define regCGTS_USER_TCC_DISABLE_BASE_IDX 1 |
|---|
| 10878 | #define regGC_USER_SHADER_RATE_CONFIG 0x5b97 |
|---|
| 10879 | #define regGC_USER_SHADER_RATE_CONFIG_BASE_IDX 1 |
|---|
| 10880 | #define regRLC_GPU_IOV_SDMA0_STATUS 0x5bc0 |
|---|
| 10881 | #define regRLC_GPU_IOV_SDMA0_STATUS_BASE_IDX 1 |
|---|
| 10882 | #define regRLC_GPU_IOV_SDMA1_STATUS 0x5bc1 |
|---|
| 10883 | #define regRLC_GPU_IOV_SDMA1_STATUS_BASE_IDX 1 |
|---|
| 10884 | #define regRLC_GPU_IOV_SDMA2_STATUS 0x5bc2 |
|---|
| 10885 | #define regRLC_GPU_IOV_SDMA2_STATUS_BASE_IDX 1 |
|---|
| 10886 | #define regRLC_GPU_IOV_SDMA3_STATUS 0x5bc3 |
|---|
| 10887 | #define regRLC_GPU_IOV_SDMA3_STATUS_BASE_IDX 1 |
|---|
| 10888 | #define regRLC_GPU_IOV_SDMA4_STATUS 0x5bc4 |
|---|
| 10889 | #define regRLC_GPU_IOV_SDMA4_STATUS_BASE_IDX 1 |
|---|
| 10890 | #define regRLC_GPU_IOV_SDMA5_STATUS 0x5bc5 |
|---|
| 10891 | #define regRLC_GPU_IOV_SDMA5_STATUS_BASE_IDX 1 |
|---|
| 10892 | #define regRLC_GPU_IOV_SDMA6_STATUS 0x5bc6 |
|---|
| 10893 | #define regRLC_GPU_IOV_SDMA6_STATUS_BASE_IDX 1 |
|---|
| 10894 | #define regRLC_GPU_IOV_SDMA7_STATUS 0x5bc7 |
|---|
| 10895 | #define regRLC_GPU_IOV_SDMA7_STATUS_BASE_IDX 1 |
|---|
| 10896 | #define regRLC_GPU_IOV_SDMA0_BUSY_STATUS 0x5bc8 |
|---|
| 10897 | #define regRLC_GPU_IOV_SDMA0_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10898 | #define regRLC_GPU_IOV_SDMA1_BUSY_STATUS 0x5bc9 |
|---|
| 10899 | #define regRLC_GPU_IOV_SDMA1_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10900 | #define regRLC_GPU_IOV_SDMA2_BUSY_STATUS 0x5bca |
|---|
| 10901 | #define regRLC_GPU_IOV_SDMA2_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10902 | #define regRLC_GPU_IOV_SDMA3_BUSY_STATUS 0x5bcb |
|---|
| 10903 | #define regRLC_GPU_IOV_SDMA3_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10904 | #define regRLC_GPU_IOV_SDMA4_BUSY_STATUS 0x5bcc |
|---|
| 10905 | #define regRLC_GPU_IOV_SDMA4_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10906 | #define regRLC_GPU_IOV_SDMA5_BUSY_STATUS 0x5bcd |
|---|
| 10907 | #define regRLC_GPU_IOV_SDMA5_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10908 | #define regRLC_GPU_IOV_SDMA6_BUSY_STATUS 0x5bce |
|---|
| 10909 | #define regRLC_GPU_IOV_SDMA6_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10910 | #define regRLC_GPU_IOV_SDMA7_BUSY_STATUS 0x5bcf |
|---|
| 10911 | #define regRLC_GPU_IOV_SDMA7_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10912 | |
|---|
| 10913 | |
|---|
| 10914 | // addressBlock: gc_pspdec |
|---|
| 10915 | // base address: 0x3f000 |
|---|
| 10916 | #define regCP_MES_DM_INDEX_ADDR 0x5c00 |
|---|
| 10917 | #define regCP_MES_DM_INDEX_ADDR_BASE_IDX 1 |
|---|
| 10918 | #define regCP_MES_DM_INDEX_DATA 0x5c01 |
|---|
| 10919 | #define regCP_MES_DM_INDEX_DATA_BASE_IDX 1 |
|---|
| 10920 | #define regCP_MEC_DM_INDEX_ADDR 0x5c02 |
|---|
| 10921 | #define regCP_MEC_DM_INDEX_ADDR_BASE_IDX 1 |
|---|
| 10922 | #define regCP_MEC_DM_INDEX_DATA 0x5c03 |
|---|
| 10923 | #define regCP_MEC_DM_INDEX_DATA_BASE_IDX 1 |
|---|
| 10924 | #define regCP_GFX_RS64_DM_INDEX_ADDR 0x5c04 |
|---|
| 10925 | #define regCP_GFX_RS64_DM_INDEX_ADDR_BASE_IDX 1 |
|---|
| 10926 | #define regCP_GFX_RS64_DM_INDEX_DATA 0x5c05 |
|---|
| 10927 | #define regCP_GFX_RS64_DM_INDEX_DATA_BASE_IDX 1 |
|---|
| 10928 | #define regCPG_PSP_DEBUG 0x5c10 |
|---|
| 10929 | #define regCPG_PSP_DEBUG_BASE_IDX 1 |
|---|
| 10930 | #define regCPC_PSP_DEBUG 0x5c11 |
|---|
| 10931 | #define regCPC_PSP_DEBUG_BASE_IDX 1 |
|---|
| 10932 | #define regGRBM_SEC_CNTL 0x5e0d |
|---|
| 10933 | #define regGRBM_SEC_CNTL_BASE_IDX 1 |
|---|
| 10934 | #define regGRBM_CAM_INDEX 0x5e10 |
|---|
| 10935 | #define regGRBM_CAM_INDEX_BASE_IDX 1 |
|---|
| 10936 | #define regGRBM_HYP_CAM_INDEX 0x5e10 |
|---|
| 10937 | #define regGRBM_HYP_CAM_INDEX_BASE_IDX 1 |
|---|
| 10938 | #define regGRBM_CAM_DATA 0x5e11 |
|---|
| 10939 | #define regGRBM_CAM_DATA_BASE_IDX 1 |
|---|
| 10940 | #define regGRBM_HYP_CAM_DATA 0x5e11 |
|---|
| 10941 | #define regGRBM_HYP_CAM_DATA_BASE_IDX 1 |
|---|
| 10942 | #define regGRBM_CAM_DATA_UPPER 0x5e12 |
|---|
| 10943 | #define regGRBM_CAM_DATA_UPPER_BASE_IDX 1 |
|---|
| 10944 | #define regGRBM_HYP_CAM_DATA_UPPER 0x5e12 |
|---|
| 10945 | #define regGRBM_HYP_CAM_DATA_UPPER_BASE_IDX 1 |
|---|
| 10946 | #define regRLC_FWL_FIRST_VIOL_ADDR 0x5f26 |
|---|
| 10947 | #define regRLC_FWL_FIRST_VIOL_ADDR_BASE_IDX 1 |
|---|
| 10948 | |
|---|
| 10949 | |
|---|
| 10950 | // addressBlock: gc_gfx_imu_gfx_imudec |
|---|
| 10951 | // base address: 0x38000 |
|---|
| 10952 | #define regGFX_IMU_C2PMSG_0 0x4000 |
|---|
| 10953 | #define regGFX_IMU_C2PMSG_0_BASE_IDX 1 |
|---|
| 10954 | #define regGFX_IMU_C2PMSG_1 0x4001 |
|---|
| 10955 | #define regGFX_IMU_C2PMSG_1_BASE_IDX 1 |
|---|
| 10956 | #define regGFX_IMU_C2PMSG_2 0x4002 |
|---|
| 10957 | #define regGFX_IMU_C2PMSG_2_BASE_IDX 1 |
|---|
| 10958 | #define regGFX_IMU_C2PMSG_3 0x4003 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 11009 | #define regGFX_IMU_C2PMSG_28_BASE_IDX 1 |
|---|
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|---|
| 11011 | #define regGFX_IMU_C2PMSG_29_BASE_IDX 1 |
|---|
| 11012 | #define regGFX_IMU_C2PMSG_30 0x401e |
|---|
| 11013 | #define regGFX_IMU_C2PMSG_30_BASE_IDX 1 |
|---|
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|---|
| 11015 | #define regGFX_IMU_C2PMSG_31_BASE_IDX 1 |
|---|
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|---|
| 11017 | #define regGFX_IMU_C2PMSG_32_BASE_IDX 1 |
|---|
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|---|
| 11019 | #define regGFX_IMU_C2PMSG_33_BASE_IDX 1 |
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| 11021 | #define regGFX_IMU_C2PMSG_34_BASE_IDX 1 |
|---|
| 11022 | #define regGFX_IMU_C2PMSG_35 0x4023 |
|---|
| 11023 | #define regGFX_IMU_C2PMSG_35_BASE_IDX 1 |
|---|
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|---|
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| 11029 | #define regGFX_IMU_C2PMSG_38_BASE_IDX 1 |
|---|
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| 11031 | #define regGFX_IMU_C2PMSG_39_BASE_IDX 1 |
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|---|
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|---|
| 11039 | #define regGFX_IMU_C2PMSG_43_BASE_IDX 1 |
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|---|
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| 11043 | #define regGFX_IMU_C2PMSG_45_BASE_IDX 1 |
|---|
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|---|
| 11046 | #define regGFX_IMU_C2PMSG_47 0x402f |
|---|
| 11047 | #define regGFX_IMU_C2PMSG_47_BASE_IDX 1 |
|---|
| 11048 | #define regGFX_IMU_MSG_FLAGS 0x403f |
|---|
| 11049 | #define regGFX_IMU_MSG_FLAGS_BASE_IDX 1 |
|---|
| 11050 | #define regGFX_IMU_C2PMSG_ACCESS_CTRL0 0x4040 |
|---|
| 11051 | #define regGFX_IMU_C2PMSG_ACCESS_CTRL0_BASE_IDX 1 |
|---|
| 11052 | #define regGFX_IMU_C2PMSG_ACCESS_CTRL1 0x4041 |
|---|
| 11053 | #define regGFX_IMU_C2PMSG_ACCESS_CTRL1_BASE_IDX 1 |
|---|
| 11054 | #define regGFX_IMU_PWRMGT_IRQ_CTRL 0x4042 |
|---|
| 11055 | #define regGFX_IMU_PWRMGT_IRQ_CTRL_BASE_IDX 1 |
|---|
| 11056 | #define regGFX_IMU_MP1_MUTEX 0x4043 |
|---|
| 11057 | #define regGFX_IMU_MP1_MUTEX_BASE_IDX 1 |
|---|
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|---|
| 11059 | #define regGFX_IMU_RLC_DATA_4_BASE_IDX 1 |
|---|
| 11060 | #define regGFX_IMU_RLC_DATA_3 0x4047 |
|---|
| 11061 | #define regGFX_IMU_RLC_DATA_3_BASE_IDX 1 |
|---|
| 11062 | #define regGFX_IMU_RLC_DATA_2 0x4048 |
|---|
| 11063 | #define regGFX_IMU_RLC_DATA_2_BASE_IDX 1 |
|---|
| 11064 | #define regGFX_IMU_RLC_DATA_1 0x4049 |
|---|
| 11065 | #define regGFX_IMU_RLC_DATA_1_BASE_IDX 1 |
|---|
| 11066 | #define regGFX_IMU_RLC_DATA_0 0x404a |
|---|
| 11067 | #define regGFX_IMU_RLC_DATA_0_BASE_IDX 1 |
|---|
| 11068 | #define regGFX_IMU_RLC_CMD 0x404b |
|---|
| 11069 | #define regGFX_IMU_RLC_CMD_BASE_IDX 1 |
|---|
| 11070 | #define regGFX_IMU_RLC_MUTEX 0x404c |
|---|
| 11071 | #define regGFX_IMU_RLC_MUTEX_BASE_IDX 1 |
|---|
| 11072 | #define regGFX_IMU_RLC_MSG_STATUS 0x404f |
|---|
| 11073 | #define regGFX_IMU_RLC_MSG_STATUS_BASE_IDX 1 |
|---|
| 11074 | #define regRLC_GFX_IMU_DATA_0 0x4052 |
|---|
| 11075 | #define regRLC_GFX_IMU_DATA_0_BASE_IDX 1 |
|---|
| 11076 | #define regRLC_GFX_IMU_CMD 0x4053 |
|---|
| 11077 | #define regRLC_GFX_IMU_CMD_BASE_IDX 1 |
|---|
| 11078 | #define regGFX_IMU_RLC_STATUS 0x4054 |
|---|
| 11079 | #define regGFX_IMU_RLC_STATUS_BASE_IDX 1 |
|---|
| 11080 | #define regGFX_IMU_STATUS 0x4055 |
|---|
| 11081 | #define regGFX_IMU_STATUS_BASE_IDX 1 |
|---|
| 11082 | #define regGFX_IMU_SOC_DATA 0x4059 |
|---|
| 11083 | #define regGFX_IMU_SOC_DATA_BASE_IDX 1 |
|---|
| 11084 | #define regGFX_IMU_SOC_ADDR 0x405a |
|---|
| 11085 | #define regGFX_IMU_SOC_ADDR_BASE_IDX 1 |
|---|
| 11086 | #define regGFX_IMU_SOC_REQ 0x405b |
|---|
| 11087 | #define regGFX_IMU_SOC_REQ_BASE_IDX 1 |
|---|
| 11088 | #define regGFX_IMU_VF_CTRL 0x405c |
|---|
| 11089 | #define regGFX_IMU_VF_CTRL_BASE_IDX 1 |
|---|
| 11090 | #define regGFX_IMU_TELEMETRY 0x4060 |
|---|
| 11091 | #define regGFX_IMU_TELEMETRY_BASE_IDX 1 |
|---|
| 11092 | #define regGFX_IMU_TELEMETRY_DATA 0x4061 |
|---|
| 11093 | #define regGFX_IMU_TELEMETRY_DATA_BASE_IDX 1 |
|---|
| 11094 | #define regGFX_IMU_TELEMETRY_TEMPERATURE 0x4062 |
|---|
| 11095 | #define regGFX_IMU_TELEMETRY_TEMPERATURE_BASE_IDX 1 |
|---|
| 11096 | #define regGFX_IMU_SCRATCH_0 0x4068 |
|---|
| 11097 | #define regGFX_IMU_SCRATCH_0_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 11103 | #define regGFX_IMU_SCRATCH_3_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 11109 | #define regGFX_IMU_SCRATCH_6_BASE_IDX 1 |
|---|
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|---|
| 11111 | #define regGFX_IMU_SCRATCH_7_BASE_IDX 1 |
|---|
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|---|
| 11113 | #define regGFX_IMU_SCRATCH_8_BASE_IDX 1 |
|---|
| 11114 | #define regGFX_IMU_SCRATCH_9 0x4071 |
|---|
| 11115 | #define regGFX_IMU_SCRATCH_9_BASE_IDX 1 |
|---|
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|---|
| 11117 | #define regGFX_IMU_SCRATCH_10_BASE_IDX 1 |
|---|
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|---|
| 11119 | #define regGFX_IMU_SCRATCH_11_BASE_IDX 1 |
|---|
| 11120 | #define regGFX_IMU_SCRATCH_12 0x4074 |
|---|
| 11121 | #define regGFX_IMU_SCRATCH_12_BASE_IDX 1 |
|---|
| 11122 | #define regGFX_IMU_SCRATCH_13 0x4075 |
|---|
| 11123 | #define regGFX_IMU_SCRATCH_13_BASE_IDX 1 |
|---|
| 11124 | #define regGFX_IMU_SCRATCH_14 0x4076 |
|---|
| 11125 | #define regGFX_IMU_SCRATCH_14_BASE_IDX 1 |
|---|
| 11126 | #define regGFX_IMU_SCRATCH_15 0x4077 |
|---|
| 11127 | #define regGFX_IMU_SCRATCH_15_BASE_IDX 1 |
|---|
| 11128 | #define regGFX_IMU_FW_GTS_LO 0x4078 |
|---|
| 11129 | #define regGFX_IMU_FW_GTS_LO_BASE_IDX 1 |
|---|
| 11130 | #define regGFX_IMU_FW_GTS_HI 0x4079 |
|---|
| 11131 | #define regGFX_IMU_FW_GTS_HI_BASE_IDX 1 |
|---|
| 11132 | #define regGFX_IMU_GTS_OFFSET_LO 0x407a |
|---|
| 11133 | #define regGFX_IMU_GTS_OFFSET_LO_BASE_IDX 1 |
|---|
| 11134 | #define regGFX_IMU_GTS_OFFSET_HI 0x407b |
|---|
| 11135 | #define regGFX_IMU_GTS_OFFSET_HI_BASE_IDX 1 |
|---|
| 11136 | #define regGFX_IMU_RLC_GTS_OFFSET_LO 0x407c |
|---|
| 11137 | #define regGFX_IMU_RLC_GTS_OFFSET_LO_BASE_IDX 1 |
|---|
| 11138 | #define regGFX_IMU_RLC_GTS_OFFSET_HI 0x407d |
|---|
| 11139 | #define regGFX_IMU_RLC_GTS_OFFSET_HI_BASE_IDX 1 |
|---|
| 11140 | #define regGFX_IMU_CORE_INT_STATUS 0x407f |
|---|
| 11141 | #define regGFX_IMU_CORE_INT_STATUS_BASE_IDX 1 |
|---|
| 11142 | #define regGFX_IMU_PIC_INT_MASK 0x4080 |
|---|
| 11143 | #define regGFX_IMU_PIC_INT_MASK_BASE_IDX 1 |
|---|
| 11144 | #define regGFX_IMU_PIC_INT_LVL 0x4081 |
|---|
| 11145 | #define regGFX_IMU_PIC_INT_LVL_BASE_IDX 1 |
|---|
| 11146 | #define regGFX_IMU_PIC_INT_EDGE 0x4082 |
|---|
| 11147 | #define regGFX_IMU_PIC_INT_EDGE_BASE_IDX 1 |
|---|
| 11148 | #define regGFX_IMU_PIC_INT_PRI_0 0x4083 |
|---|
| 11149 | #define regGFX_IMU_PIC_INT_PRI_0_BASE_IDX 1 |
|---|
| 11150 | #define regGFX_IMU_PIC_INT_PRI_1 0x4084 |
|---|
| 11151 | #define regGFX_IMU_PIC_INT_PRI_1_BASE_IDX 1 |
|---|
| 11152 | #define regGFX_IMU_PIC_INT_PRI_2 0x4085 |
|---|
| 11153 | #define regGFX_IMU_PIC_INT_PRI_2_BASE_IDX 1 |
|---|
| 11154 | #define regGFX_IMU_PIC_INT_PRI_3 0x4086 |
|---|
| 11155 | #define regGFX_IMU_PIC_INT_PRI_3_BASE_IDX 1 |
|---|
| 11156 | #define regGFX_IMU_PIC_INT_PRI_4 0x4087 |
|---|
| 11157 | #define regGFX_IMU_PIC_INT_PRI_4_BASE_IDX 1 |
|---|
| 11158 | #define regGFX_IMU_PIC_INT_PRI_5 0x4088 |
|---|
| 11159 | #define regGFX_IMU_PIC_INT_PRI_5_BASE_IDX 1 |
|---|
| 11160 | #define regGFX_IMU_PIC_INT_PRI_6 0x4089 |
|---|
| 11161 | #define regGFX_IMU_PIC_INT_PRI_6_BASE_IDX 1 |
|---|
| 11162 | #define regGFX_IMU_PIC_INT_PRI_7 0x408a |
|---|
| 11163 | #define regGFX_IMU_PIC_INT_PRI_7_BASE_IDX 1 |
|---|
| 11164 | #define regGFX_IMU_PIC_INT_STATUS 0x408b |
|---|
| 11165 | #define regGFX_IMU_PIC_INT_STATUS_BASE_IDX 1 |
|---|
| 11166 | #define regGFX_IMU_PIC_INTR 0x408c |
|---|
| 11167 | #define regGFX_IMU_PIC_INTR_BASE_IDX 1 |
|---|
| 11168 | #define regGFX_IMU_PIC_INTR_ID 0x408d |
|---|
| 11169 | #define regGFX_IMU_PIC_INTR_ID_BASE_IDX 1 |
|---|
| 11170 | #define regGFX_IMU_IH_CTRL_1 0x4090 |
|---|
| 11171 | #define regGFX_IMU_IH_CTRL_1_BASE_IDX 1 |
|---|
| 11172 | #define regGFX_IMU_IH_CTRL_2 0x4091 |
|---|
| 11173 | #define regGFX_IMU_IH_CTRL_2_BASE_IDX 1 |
|---|
| 11174 | #define regGFX_IMU_IH_CTRL_3 0x4092 |
|---|
| 11175 | #define regGFX_IMU_IH_CTRL_3_BASE_IDX 1 |
|---|
| 11176 | #define regGFX_IMU_IH_STATUS 0x4093 |
|---|
| 11177 | #define regGFX_IMU_IH_STATUS_BASE_IDX 1 |
|---|
| 11178 | #define regGFX_IMU_FUSESTRAP 0x4094 |
|---|
| 11179 | #define regGFX_IMU_SMUIO_VIDCHG_CTRL 0x4098 |
|---|
| 11180 | #define regGFX_IMU_SMUIO_VIDCHG_CTRL_BASE_IDX 1 |
|---|
| 11181 | #define regGFX_IMU_GFXCLK_BYPASS_CTRL 0x409c |
|---|
| 11182 | #define regGFX_IMU_GFXCLK_BYPASS_CTRL_BASE_IDX 1 |
|---|
| 11183 | #define regGFX_IMU_CLK_CTRL 0x409d |
|---|
| 11184 | #define regGFX_IMU_CLK_CTRL_BASE_IDX 1 |
|---|
| 11185 | #define regGFX_IMU_DOORBELL_CONTROL 0x409e |
|---|
| 11186 | #define regGFX_IMU_DOORBELL_CONTROL_BASE_IDX 1 |
|---|
| 11187 | #define regGFX_IMU_RLC_CG_CTRL 0x40a0 |
|---|
| 11188 | #define regGFX_IMU_RLC_CG_CTRL_BASE_IDX 1 |
|---|
| 11189 | #define regGFX_IMU_RLC_THROTTLE_GFX 0x40a1 |
|---|
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