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| 21 | * |
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| 22 | */ |
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| 23 | #ifndef _gc_11_0_3_OFFSET_HEADER |
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| 24 | #define |
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| 25 | |
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| 28 | // addressBlock: gc_sdma0_sdma0dec |
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| 29 | // base address: 0x4980 |
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| 985 | #define regSDMA1_CHICKEN_BITS_2_BASE_IDX 0 |
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|---|
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|---|
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|---|
| 1117 | #define regSDMA1_QUEUE0_MIDCMD_DATA0_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
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|---|
| 1155 | #define regSDMA1_QUEUE1_RB_RPTR_ADDR_HI_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 1171 | #define regSDMA1_QUEUE1_SKIP_CNTL_BASE_IDX 0 |
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|---|
| 1173 | #define regSDMA1_QUEUE1_CONTEXT_STATUS_BASE_IDX 0 |
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|---|
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|---|
| 1181 | #define regSDMA1_QUEUE1_CSA_ADDR_LO_BASE_IDX 0 |
|---|
| 1182 | #define regSDMA1_QUEUE1_CSA_ADDR_HI 0x0705 |
|---|
| 1183 | #define regSDMA1_QUEUE1_CSA_ADDR_HI_BASE_IDX 0 |
|---|
| 1184 | #define regSDMA1_QUEUE1_SCHEDULE_CNTL 0x0706 |
|---|
| 1185 | #define regSDMA1_QUEUE1_SCHEDULE_CNTL_BASE_IDX 0 |
|---|
| 1186 | #define regSDMA1_QUEUE1_IB_SUB_REMAIN 0x0707 |
|---|
| 1187 | #define regSDMA1_QUEUE1_IB_SUB_REMAIN_BASE_IDX 0 |
|---|
| 1188 | #define regSDMA1_QUEUE1_PREEMPT 0x0708 |
|---|
| 1189 | #define regSDMA1_QUEUE1_PREEMPT_BASE_IDX 0 |
|---|
| 1190 | #define regSDMA1_QUEUE1_DUMMY_REG 0x0709 |
|---|
| 1191 | #define regSDMA1_QUEUE1_DUMMY_REG_BASE_IDX 0 |
|---|
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|---|
| 1193 | #define regSDMA1_QUEUE1_RB_WPTR_POLL_ADDR_HI_BASE_IDX 0 |
|---|
| 1194 | #define regSDMA1_QUEUE1_RB_WPTR_POLL_ADDR_LO 0x070b |
|---|
| 1195 | #define regSDMA1_QUEUE1_RB_WPTR_POLL_ADDR_LO_BASE_IDX 0 |
|---|
| 1196 | #define regSDMA1_QUEUE1_RB_AQL_CNTL 0x070c |
|---|
| 1197 | #define regSDMA1_QUEUE1_RB_AQL_CNTL_BASE_IDX 0 |
|---|
| 1198 | #define regSDMA1_QUEUE1_MINOR_PTR_UPDATE 0x070d |
|---|
| 1199 | #define regSDMA1_QUEUE1_MINOR_PTR_UPDATE_BASE_IDX 0 |
|---|
| 1200 | #define regSDMA1_QUEUE1_RB_PREEMPT 0x070e |
|---|
| 1201 | #define regSDMA1_QUEUE1_RB_PREEMPT_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
| 1218 | #define regSDMA1_QUEUE1_MIDCMD_DATA8 0x0720 |
|---|
| 1219 | #define regSDMA1_QUEUE1_MIDCMD_DATA8_BASE_IDX 0 |
|---|
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| 1828 | // addressBlock: gc_sdma0_sdma0perfsdec |
|---|
| 1829 | // base address: 0x37880 |
|---|
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| 1900 | // addressBlock: gc_grbmdec |
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| 1901 | // base address: 0x8000 |
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| 1921 | #define regGRBM_GFX_CLKEN_CNTL_BASE_IDX 0 |
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| 1923 | #define regGRBM_WAIT_IDLE_CLOCKS_BASE_IDX 0 |
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|---|
| 1936 | #define regGRBM_TRAP_ADDR_MSK 0x0dbb |
|---|
| 1937 | #define regGRBM_TRAP_ADDR_MSK_BASE_IDX 0 |
|---|
| 1938 | #define regGRBM_TRAP_WD 0x0dbc |
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| 1939 | #define regGRBM_TRAP_WD_BASE_IDX 0 |
|---|
| 1940 | #define regGRBM_TRAP_WD_MSK 0x0dbd |
|---|
| 1941 | #define regGRBM_TRAP_WD_MSK_BASE_IDX 0 |
|---|
| 1942 | #define regGRBM_DSM_BYPASS 0x0dbe |
|---|
| 1943 | #define regGRBM_DSM_BYPASS_BASE_IDX 0 |
|---|
| 1944 | #define regGRBM_WRITE_ERROR 0x0dbf |
|---|
| 1945 | #define regGRBM_WRITE_ERROR_BASE_IDX 0 |
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| 1946 | #define regGRBM_CHIP_REVISION 0x0dc1 |
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| 1951 | #define regGRBM_IH_CREDIT_BASE_IDX 0 |
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| 1957 | #define regGRBM_UTCL2_INVAL_RANGE_END_BASE_IDX 0 |
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| 1958 | #define regGRBM_RSMU_READ_ERROR 0x0dc8 |
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| 1959 | #define regGRBM_RSMU_READ_ERROR_BASE_IDX 0 |
|---|
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|---|
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| 1977 | #define regGRBM_SCRATCH_REG5_BASE_IDX 0 |
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| 1979 | #define regGRBM_SCRATCH_REG6_BASE_IDX 0 |
|---|
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| 1981 | #define regGRBM_SCRATCH_REG7_BASE_IDX 0 |
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| 1982 | #define regVIOLATION_DATA_ASYNC_VF_PROG 0x0df1 |
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| 1983 | #define regVIOLATION_DATA_ASYNC_VF_PROG_BASE_IDX 0 |
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|---|
| 1986 | // addressBlock: gc_cpdec |
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| 1987 | // base address: 0x8200 |
|---|
| 1988 | #define regCP_CPC_DEBUG_CNTL 0x0e20 |
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| 1989 | #define regCP_CPC_DEBUG_CNTL_BASE_IDX 0 |
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| 1990 | #define regCP_CPF_DEBUG_CNTL 0x0e22 |
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| 1991 | #define regCP_CPF_DEBUG_CNTL_BASE_IDX 0 |
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| 1996 | #define regCP_CPC_STALLED_STAT1 0x0e26 |
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| 1997 | #define regCP_CPC_STALLED_STAT1_BASE_IDX 0 |
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| 1998 | #define regCP_CPF_STATUS 0x0e27 |
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| 1999 | #define regCP_CPF_STATUS_BASE_IDX 0 |
|---|
| 2000 | #define regCP_CPF_BUSY_STAT 0x0e28 |
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| 2001 | #define regCP_CPF_BUSY_STAT_BASE_IDX 0 |
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| 2003 | #define regCP_CPF_STALLED_STAT1_BASE_IDX 0 |
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| 2004 | #define regCP_CPC_BUSY_STAT2 0x0e2a |
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| 2007 | #define regCP_CPC_GRBM_FREE_COUNT_BASE_IDX 0 |
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| 2022 | #define regCP_CPC_HALT_HYST_COUNT 0x0e47 |
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| 2023 | #define regCP_CPC_HALT_HYST_COUNT_BASE_IDX 0 |
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| 2030 | #define regCP_BUSY_STAT 0x0f3f |
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| 2147 | #define regVGT_GS_MAX_WAVE_ID_BASE_IDX 0 |
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| 2169 | #define regPA_SC_FIFO_DEPTH_CNTL_BASE_IDX 0 |
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| 2170 | |
|---|
| 2171 | |
|---|
| 2172 | // addressBlock: gc_sqdec |
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|---|
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| 2181 | #define regSQ_RANDOM_WAVE_PRI_BASE_IDX 0 |
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| 2185 | #define regSQ_FIFO_SIZES_BASE_IDX 0 |
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| 2189 | #define regSQ_DSM_CNTL2_BASE_IDX 0 |
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| 2201 | #define regSQ_PERF_SNAPSHOT_CTRL_BASE_IDX 0 |
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|---|
| 2203 | #define regCC_GC_SHADER_RATE_CONFIG_BASE_IDX 0 |
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| 2205 | #define regSQ_INTERRUPT_AUTO_MASK_BASE_IDX 0 |
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|---|
| 2207 | #define regSQ_INTERRUPT_MSG_CTRL_BASE_IDX 0 |
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|---|
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|---|
| 2927 | #define regGCVM_L2_CACHE_PARITY_CNTL_BASE_IDX 0 |
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| 2928 | #define regGCVM_L2_ICG_CTRL 0x15dd |
|---|
| 2929 | #define regGCVM_L2_ICG_CTRL_BASE_IDX 0 |
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| 2933 | #define regGCVM_L2_GCR_CNTL_BASE_IDX 0 |
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|---|
| 2935 | #define regGCVML2_WALKER_MACRO_THROTTLE_TIME_BASE_IDX 0 |
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|---|
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|---|
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|---|
| 2939 | #define regGCVML2_WALKER_MICRO_THROTTLE_TIME_BASE_IDX 0 |
|---|
| 2940 | #define regGCVML2_WALKER_MICRO_THROTTLE_FETCH_LIMIT 0x15e3 |
|---|
| 2941 | #define regGCVML2_WALKER_MICRO_THROTTLE_FETCH_LIMIT_BASE_IDX 0 |
|---|
| 2942 | #define regGCVM_L2_CGTT_BUSY_CTRL 0x15e4 |
|---|
| 2943 | #define regGCVM_L2_CGTT_BUSY_CTRL_BASE_IDX 0 |
|---|
| 2944 | #define regGCVM_L2_PTE_CACHE_DUMP_CNTL 0x15e5 |
|---|
| 2945 | #define regGCVM_L2_PTE_CACHE_DUMP_CNTL_BASE_IDX 0 |
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| 2946 | #define regGCVM_L2_PTE_CACHE_DUMP_READ 0x15e6 |
|---|
| 2947 | #define regGCVM_L2_PTE_CACHE_DUMP_READ_BASE_IDX 0 |
|---|
| 2948 | #define regGCVM_L2_BANK_SELECT_MASKS 0x15e9 |
|---|
| 2949 | #define regGCVM_L2_BANK_SELECT_MASKS_BASE_IDX 0 |
|---|
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|---|
| 2951 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_RET_CDC_BASE_IDX 0 |
|---|
| 2952 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_CDC 0x15eb |
|---|
| 2953 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_CDC_BASE_IDX 0 |
|---|
| 2954 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_NOCDC 0x15ec |
|---|
| 2955 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_NOCDC_BASE_IDX 0 |
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|---|
| 2957 | #define regGCVML2_CREDIT_SAFETY_IH_FAULT_INTERRUPT_BASE_IDX 0 |
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| 2958 | #define regGCVML2_WALKER_CREDIT_SAFETY_FETCH_RDREQ 0x15ee |
|---|
| 2959 | #define regGCVML2_WALKER_CREDIT_SAFETY_FETCH_RDREQ_BASE_IDX 0 |
|---|
| 2960 | |
|---|
| 2961 | |
|---|
| 2962 | // addressBlock: gc_gcatcl2dec |
|---|
| 2963 | // base address: 0xa300 |
|---|
| 2964 | #define regGC_ATC_L2_CNTL 0x1660 |
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| 2965 | #define regGC_ATC_L2_CNTL_BASE_IDX 0 |
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| 2967 | #define regGC_ATC_L2_CNTL2_BASE_IDX 0 |
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| 3211 | #define regGCVM_INVALIDATE_ENG11_ADDR_RANGE_LO32_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 4491 | #define regCC_GC_EDC_CONFIG_BASE_IDX 0 |
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|---|
| 4511 | #define regCP_ME2_PIPE3_PRIORITY_BASE_IDX 0 |
|---|
| 4512 | #define regCP_PFP_PRGRM_CNTR_START 0x1e44 |
|---|
| 4513 | #define regCP_PFP_PRGRM_CNTR_START_BASE_IDX 0 |
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| 4515 | #define regCP_ME_PRGRM_CNTR_START_BASE_IDX 0 |
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| 4516 | #define regCP_MEC1_PRGRM_CNTR_START 0x1e46 |
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| 4517 | #define regCP_MEC1_PRGRM_CNTR_START_BASE_IDX 0 |
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| 4518 | #define regCP_MEC2_PRGRM_CNTR_START 0x1e47 |
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|---|
| 4521 | #define regCP_PFP_INTR_ROUTINE_START_BASE_IDX 0 |
|---|
| 4522 | #define regCP_ME_INTR_ROUTINE_START 0x1e4a |
|---|
| 4523 | #define regCP_ME_INTR_ROUTINE_START_BASE_IDX 0 |
|---|
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|---|
| 4525 | #define regCP_MEC1_INTR_ROUTINE_START_BASE_IDX 0 |
|---|
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|---|
| 4527 | #define regCP_MEC2_INTR_ROUTINE_START_BASE_IDX 0 |
|---|
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|---|
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|---|
| 4530 | #define regCP_MAX_CONTEXT 0x1e4e |
|---|
| 4531 | #define regCP_MAX_CONTEXT_BASE_IDX 0 |
|---|
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| 4533 | #define regCP_IQ_WAIT_TIME1_BASE_IDX 0 |
|---|
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|---|
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|---|
| 4539 | #define regCP_RB1_BASE_HI_BASE_IDX 0 |
|---|
| 4540 | #define regCP_VMID_RESET 0x1e53 |
|---|
| 4541 | #define regCP_VMID_RESET_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
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|---|
| 4546 | #define regCP_VMID_PREEMPT 0x1e56 |
|---|
| 4547 | #define regCP_VMID_PREEMPT_BASE_IDX 0 |
|---|
| 4548 | #define regCPC_INT_CNTX_ID 0x1e57 |
|---|
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|---|
| 4550 | #define regCP_PQ_STATUS 0x1e58 |
|---|
| 4551 | #define regCP_PQ_STATUS_BASE_IDX 0 |
|---|
| 4552 | #define regCP_PFP_PRGRM_CNTR_START_HI 0x1e59 |
|---|
| 4553 | #define regCP_PFP_PRGRM_CNTR_START_HI_BASE_IDX 0 |
|---|
| 4554 | #define regCP_MAX_DRAW_COUNT 0x1e5c |
|---|
| 4555 | #define regCP_MAX_DRAW_COUNT_BASE_IDX 0 |
|---|
| 4556 | #define regCP_MEC1_F32_INT_DIS 0x1e5d |
|---|
| 4557 | #define regCP_MEC1_F32_INT_DIS_BASE_IDX 0 |
|---|
| 4558 | #define regCP_MEC2_F32_INT_DIS 0x1e5e |
|---|
| 4559 | #define regCP_MEC2_F32_INT_DIS_BASE_IDX 0 |
|---|
| 4560 | #define regCP_VMID_STATUS 0x1e5f |
|---|
| 4561 | #define regCP_VMID_STATUS_BASE_IDX 0 |
|---|
| 4562 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_LO 0x1e60 |
|---|
| 4563 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_LO_BASE_IDX 0 |
|---|
| 4564 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_HI 0x1e61 |
|---|
| 4565 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 4566 | #define regCPC_SUSPEND_CTX_SAVE_CONTROL 0x1e62 |
|---|
| 4567 | #define regCPC_SUSPEND_CTX_SAVE_CONTROL_BASE_IDX 0 |
|---|
| 4568 | #define regCPC_SUSPEND_CNTL_STACK_OFFSET 0x1e63 |
|---|
| 4569 | #define regCPC_SUSPEND_CNTL_STACK_OFFSET_BASE_IDX 0 |
|---|
| 4570 | #define regCPC_SUSPEND_CNTL_STACK_SIZE 0x1e64 |
|---|
| 4571 | #define regCPC_SUSPEND_CNTL_STACK_SIZE_BASE_IDX 0 |
|---|
| 4572 | #define regCPC_SUSPEND_WG_STATE_OFFSET 0x1e65 |
|---|
| 4573 | #define regCPC_SUSPEND_WG_STATE_OFFSET_BASE_IDX 0 |
|---|
| 4574 | #define regCPC_SUSPEND_CTX_SAVE_SIZE 0x1e66 |
|---|
| 4575 | #define regCPC_SUSPEND_CTX_SAVE_SIZE_BASE_IDX 0 |
|---|
| 4576 | #define regCPC_OS_PIPES 0x1e67 |
|---|
| 4577 | #define regCPC_OS_PIPES_BASE_IDX 0 |
|---|
| 4578 | #define regCP_SUSPEND_RESUME_REQ 0x1e68 |
|---|
| 4579 | #define regCP_SUSPEND_RESUME_REQ_BASE_IDX 0 |
|---|
| 4580 | #define regCP_SUSPEND_CNTL 0x1e69 |
|---|
| 4581 | #define regCP_SUSPEND_CNTL_BASE_IDX 0 |
|---|
| 4582 | #define regCP_IQ_WAIT_TIME3 0x1e6a |
|---|
| 4583 | #define regCP_IQ_WAIT_TIME3_BASE_IDX 0 |
|---|
| 4584 | #define regCPC_DDID_BASE_ADDR_LO 0x1e6b |
|---|
| 4585 | #define regCPC_DDID_BASE_ADDR_LO_BASE_IDX 0 |
|---|
| 4586 | #define regCP_DDID_BASE_ADDR_LO 0x1e6b |
|---|
| 4587 | #define regCP_DDID_BASE_ADDR_LO_BASE_IDX 0 |
|---|
| 4588 | #define regCPC_DDID_BASE_ADDR_HI 0x1e6c |
|---|
| 4589 | #define regCPC_DDID_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 4590 | #define regCP_DDID_BASE_ADDR_HI 0x1e6c |
|---|
| 4591 | #define regCP_DDID_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 4592 | #define regCPC_DDID_CNTL 0x1e6d |
|---|
| 4593 | #define regCPC_DDID_CNTL_BASE_IDX 0 |
|---|
| 4594 | #define regCP_DDID_CNTL 0x1e6d |
|---|
| 4595 | #define regCP_DDID_CNTL_BASE_IDX 0 |
|---|
| 4596 | #define regCP_GFX_DDID_INFLIGHT_COUNT 0x1e6e |
|---|
| 4597 | #define regCP_GFX_DDID_INFLIGHT_COUNT_BASE_IDX 0 |
|---|
| 4598 | #define regCP_GFX_DDID_WPTR 0x1e6f |
|---|
| 4599 | #define regCP_GFX_DDID_WPTR_BASE_IDX 0 |
|---|
| 4600 | #define regCP_GFX_DDID_RPTR 0x1e70 |
|---|
| 4601 | #define regCP_GFX_DDID_RPTR_BASE_IDX 0 |
|---|
| 4602 | #define regCP_GFX_DDID_DELTA_RPT_COUNT 0x1e71 |
|---|
| 4603 | #define regCP_GFX_DDID_DELTA_RPT_COUNT_BASE_IDX 0 |
|---|
| 4604 | #define regCP_GFX_HPD_STATUS0 0x1e72 |
|---|
| 4605 | #define regCP_GFX_HPD_STATUS0_BASE_IDX 0 |
|---|
| 4606 | #define regCP_GFX_HPD_CONTROL0 0x1e73 |
|---|
| 4607 | #define regCP_GFX_HPD_CONTROL0_BASE_IDX 0 |
|---|
| 4608 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_LO 0x1e74 |
|---|
| 4609 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_LO_BASE_IDX 0 |
|---|
| 4610 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_HI 0x1e75 |
|---|
| 4611 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_HI_BASE_IDX 0 |
|---|
| 4612 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_LO 0x1e76 |
|---|
| 4613 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_LO_BASE_IDX 0 |
|---|
| 4614 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_HI 0x1e77 |
|---|
| 4615 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_HI_BASE_IDX 0 |
|---|
| 4616 | #define regCP_GFX_INDEX_MUTEX 0x1e78 |
|---|
| 4617 | #define regCP_GFX_INDEX_MUTEX_BASE_IDX 0 |
|---|
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|---|
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|---|
| 4775 | #define regCP_CPC_GFX_CNTL_BASE_IDX 0 |
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| 4813 | #define regSPI_COMPUTE_WF_CTX_SAVE_BASE_IDX 0 |
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| 4816 | // addressBlock: gc_cpphqddec |
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| 4833 | #define regCP_HQD_PERSISTENT_STATE_BASE_IDX 0 |
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| 4847 | #define regCP_HQD_PQ_RPTR_REPORT_ADDR_BASE_IDX 0 |
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| 4849 | #define regCP_HQD_PQ_RPTR_REPORT_ADDR_HI_BASE_IDX 0 |
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| 4851 | #define regCP_HQD_PQ_WPTR_POLL_ADDR_BASE_IDX 0 |
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| 4853 | #define regCP_HQD_PQ_WPTR_POLL_ADDR_HI_BASE_IDX 0 |
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| 4869 | #define regCP_HQD_IQ_RPTR_BASE_IDX 0 |
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|---|
| 4871 | #define regCP_HQD_DEQUEUE_REQUEST_BASE_IDX 0 |
|---|
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|---|
| 4873 | #define regCP_HQD_DMA_OFFLOAD_BASE_IDX 0 |
|---|
| 4874 | #define regCP_HQD_OFFLOAD 0x1fc2 |
|---|
| 4875 | #define regCP_HQD_OFFLOAD_BASE_IDX 0 |
|---|
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| 4877 | #define regCP_HQD_SEMA_CMD_BASE_IDX 0 |
|---|
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| 4879 | #define regCP_HQD_MSG_TYPE_BASE_IDX 0 |
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| 4933 | #define regCP_HQD_EOP_WPTR_MEM_BASE_IDX 0 |
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| 4943 | #define regCP_HQD_SUSPEND_CNTL_STACK_DW_CNT_BASE_IDX 0 |
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| 4947 | #define regCP_HQD_DDID_RPTR_BASE_IDX 0 |
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| 4951 | #define regCP_HQD_DDID_INFLIGHT_COUNT_BASE_IDX 0 |
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|---|
| 4953 | #define regCP_HQD_DDID_DELTA_RPT_COUNT_BASE_IDX 0 |
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| 4954 | #define regCP_HQD_DEQUEUE_STATUS 0x1fe8 |
|---|
| 4955 | #define regCP_HQD_DEQUEUE_STATUS_BASE_IDX 0 |
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|---|
| 4957 | |
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| 4958 | // addressBlock: gc_tcpdec |
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| 4969 | #define regTCP_WATCH1_ADDR_L_BASE_IDX 0 |
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| 4973 | #define regTCP_WATCH2_ADDR_H_BASE_IDX 0 |
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| 4975 | #define regTCP_WATCH2_ADDR_L_BASE_IDX 0 |
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| 4979 | #define regTCP_WATCH3_ADDR_H_BASE_IDX 0 |
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| 4981 | #define regTCP_WATCH3_ADDR_L_BASE_IDX 0 |
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|---|
| 4983 | #define regTCP_WATCH3_CNTL_BASE_IDX 0 |
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| 4984 | |
|---|
| 4985 | |
|---|
| 4986 | // addressBlock: gc_gdspdec |
|---|
| 4987 | // base address: 0xcc00 |
|---|
| 4988 | #define regGDS_VMID0_BASE 0x20a0 |
|---|
| 4989 | #define regGDS_VMID0_BASE_BASE_IDX 0 |
|---|
| 4990 | #define regGDS_VMID0_SIZE 0x20a1 |
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| 4991 | #define regGDS_VMID0_SIZE_BASE_IDX 0 |
|---|
| 4992 | #define regGDS_VMID1_BASE 0x20a2 |
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| 4993 | #define regGDS_VMID1_BASE_BASE_IDX 0 |
|---|
| 4994 | #define regGDS_VMID1_SIZE 0x20a3 |
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| 4995 | #define regGDS_VMID1_SIZE_BASE_IDX 0 |
|---|
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| 4997 | #define regGDS_VMID2_BASE_BASE_IDX 0 |
|---|
| 4998 | #define regGDS_VMID2_SIZE 0x20a5 |
|---|
| 4999 | #define regGDS_VMID2_SIZE_BASE_IDX 0 |
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| 5001 | #define regGDS_VMID3_BASE_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5758 | #define regPA_CL_VPORT_YOFFSET_2 0x011e |
|---|
| 5759 | #define regPA_CL_VPORT_YOFFSET_2_BASE_IDX 1 |
|---|
| 5760 | #define regPA_CL_VPORT_ZSCALE_2 0x011f |
|---|
| 5761 | #define regPA_CL_VPORT_ZSCALE_2_BASE_IDX 1 |
|---|
| 5762 | #define regPA_CL_VPORT_ZOFFSET_2 0x0120 |
|---|
| 5763 | #define regPA_CL_VPORT_ZOFFSET_2_BASE_IDX 1 |
|---|
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|---|
| 5765 | #define regPA_CL_VPORT_XSCALE_3_BASE_IDX 1 |
|---|
| 5766 | #define regPA_CL_VPORT_XOFFSET_3 0x0122 |
|---|
| 5767 | #define regPA_CL_VPORT_XOFFSET_3_BASE_IDX 1 |
|---|
| 5768 | #define regPA_CL_VPORT_YSCALE_3 0x0123 |
|---|
| 5769 | #define regPA_CL_VPORT_YSCALE_3_BASE_IDX 1 |
|---|
| 5770 | #define regPA_CL_VPORT_YOFFSET_3 0x0124 |
|---|
| 5771 | #define regPA_CL_VPORT_YOFFSET_3_BASE_IDX 1 |
|---|
| 5772 | #define regPA_CL_VPORT_ZSCALE_3 0x0125 |
|---|
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|---|
| 5774 | #define regPA_CL_VPORT_ZOFFSET_3 0x0126 |
|---|
| 5775 | #define regPA_CL_VPORT_ZOFFSET_3_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5791 | #define regPA_CL_VPORT_XOFFSET_5_BASE_IDX 1 |
|---|
| 5792 | #define regPA_CL_VPORT_YSCALE_5 0x012f |
|---|
| 5793 | #define regPA_CL_VPORT_YSCALE_5_BASE_IDX 1 |
|---|
| 5794 | #define regPA_CL_VPORT_YOFFSET_5 0x0130 |
|---|
| 5795 | #define regPA_CL_VPORT_YOFFSET_5_BASE_IDX 1 |
|---|
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|---|
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| 5798 | #define regPA_CL_VPORT_ZOFFSET_5 0x0132 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 6219 | #define regVGT_TESS_DISTRIBUTION_BASE_IDX 1 |
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|---|
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|---|
| 6236 | #define regPA_SU_POLY_OFFSET_BACK_SCALE 0x02e2 |
|---|
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| 6250 | #define regPA_SU_VTX_CNTL 0x02f9 |
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| 6253 | #define regPA_CL_GB_VERT_CLIP_ADJ_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 6273 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_2_BASE_IDX 1 |
|---|
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|---|
| 6275 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y0_3_BASE_IDX 1 |
|---|
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|---|
| 6277 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_0_BASE_IDX 1 |
|---|
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|---|
| 6279 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_1_BASE_IDX 1 |
|---|
| 6280 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_2 0x0308 |
|---|
| 6281 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_2_BASE_IDX 1 |
|---|
| 6282 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_3 0x0309 |
|---|
| 6283 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X0Y1_3_BASE_IDX 1 |
|---|
| 6284 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_0 0x030a |
|---|
| 6285 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_0_BASE_IDX 1 |
|---|
| 6286 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_1 0x030b |
|---|
| 6287 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_1_BASE_IDX 1 |
|---|
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|---|
| 6289 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_2_BASE_IDX 1 |
|---|
| 6290 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_3 0x030d |
|---|
| 6291 | #define regPA_SC_AA_SAMPLE_LOCS_PIXEL_X1Y1_3_BASE_IDX 1 |
|---|
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|---|
| 6293 | #define regPA_SC_AA_MASK_X0Y0_X1Y0_BASE_IDX 1 |
|---|
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|---|
| 6295 | #define regPA_SC_AA_MASK_X0Y1_X1Y1_BASE_IDX 1 |
|---|
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|---|
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|---|
| 6298 | #define regPA_SC_BINNER_CNTL_0 0x0311 |
|---|
| 6299 | #define regPA_SC_BINNER_CNTL_0_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 6303 | #define regPA_SC_CONSERVATIVE_RASTERIZATION_CNTL_BASE_IDX 1 |
|---|
| 6304 | #define regPA_SC_NGG_MODE_CNTL 0x0314 |
|---|
| 6305 | #define regPA_SC_NGG_MODE_CNTL_BASE_IDX 1 |
|---|
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|---|
| 6307 | #define regPA_SC_BINNER_CNTL_2_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 6311 | #define regCB_COLOR0_VIEW_BASE_IDX 1 |
|---|
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|---|
| 6313 | #define regCB_COLOR0_INFO_BASE_IDX 1 |
|---|
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|---|
| 6315 | #define regCB_COLOR0_ATTRIB_BASE_IDX 1 |
|---|
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|---|
| 6317 | #define regCB_COLOR0_FDCC_CONTROL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 6323 | #define regCB_COLOR1_VIEW_BASE_IDX 1 |
|---|
| 6324 | #define regCB_COLOR1_INFO 0x032b |
|---|
| 6325 | #define regCB_COLOR1_INFO_BASE_IDX 1 |
|---|
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|---|
| 6327 | #define regCB_COLOR1_ATTRIB_BASE_IDX 1 |
|---|
| 6328 | #define regCB_COLOR1_FDCC_CONTROL 0x032d |
|---|
| 6329 | #define regCB_COLOR1_FDCC_CONTROL_BASE_IDX 1 |
|---|
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|---|
| 6331 | #define regCB_COLOR1_DCC_BASE_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 6337 | #define regCB_COLOR2_INFO_BASE_IDX 1 |
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|---|
| 6340 | #define regCB_COLOR2_FDCC_CONTROL 0x033c |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 6815 | #define regDIDT_STALL_PATTERN_CTRL_BASE_IDX 1 |
|---|
| 6816 | #define regDIDT_STALL_PATTERN_1_2 0x1aff |
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|---|
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|---|
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|---|
| 6831 | #define regEDC_STRETCH_NUM_PERF_COUNTER_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 6837 | #define regGC_EDC_ROLLING_POWER_DELTA_BASE_IDX 1 |
|---|
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|---|
| 6839 | #define regGC_THROTTLE_STATUS_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 6845 | #define regPWRBRK_PERF_COUNTER_BASE_IDX 1 |
|---|
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|---|
| 6847 | #define regEDC_HYSTERESIS_STAT_BASE_IDX 1 |
|---|
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|---|
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|---|
| 6851 | #define regGC_CAC_WEIGHT_CP_1_BASE_IDX 1 |
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| 6853 | #define regGC_CAC_WEIGHT_EA_0_BASE_IDX 1 |
|---|
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| 6867 | #define regGC_CAC_WEIGHT_UTCL2_ROUTER_4_BASE_IDX 1 |
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| 6869 | #define regGC_CAC_WEIGHT_UTCL2_VML2_0_BASE_IDX 1 |
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|---|
| 7362 | #define regCP_IB1_PREAMBLE_BEGIN 0x2094 |
|---|
| 7363 | #define regCP_IB1_PREAMBLE_BEGIN_BASE_IDX 1 |
|---|
| 7364 | #define regCP_IB1_PREAMBLE_END 0x2095 |
|---|
| 7365 | #define regCP_IB1_PREAMBLE_END_BASE_IDX 1 |
|---|
| 7366 | #define regCP_IB2_PREAMBLE_BEGIN 0x2096 |
|---|
| 7367 | #define regCP_IB2_PREAMBLE_BEGIN_BASE_IDX 1 |
|---|
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| 7369 | #define regCP_IB2_PREAMBLE_END_BASE_IDX 1 |
|---|
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| 7371 | #define regCP_DMA_ME_CMD_ADDR_LO_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
| 7381 | #define regCP_APPEND_CMD_ADDR_HI_BASE_IDX 1 |
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|---|
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| 7389 | #define regCP_PA_MSPRIM_COUNT_HI_BASE_IDX 1 |
|---|
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|---|
| 7391 | #define regCP_GE_MSINVOC_COUNT_LO_BASE_IDX 1 |
|---|
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|---|
| 7393 | #define regCP_GE_MSINVOC_COUNT_HI_BASE_IDX 1 |
|---|
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|---|
| 7395 | #define regCP_IB1_CMD_BUFSZ_BASE_IDX 1 |
|---|
| 7396 | #define regCP_IB2_CMD_BUFSZ 0x20c1 |
|---|
| 7397 | #define regCP_IB2_CMD_BUFSZ_BASE_IDX 1 |
|---|
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|---|
| 7399 | #define regCP_ST_CMD_BUFSZ_BASE_IDX 1 |
|---|
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|---|
| 7401 | #define regCP_IB1_BASE_LO_BASE_IDX 1 |
|---|
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|---|
| 7403 | #define regCP_IB1_BASE_HI_BASE_IDX 1 |
|---|
| 7404 | #define regCP_IB1_BUFSZ 0x20ce |
|---|
| 7405 | #define regCP_IB1_BUFSZ_BASE_IDX 1 |
|---|
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| 7407 | #define regCP_IB2_BASE_LO_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 7423 | #define regCP_EOP_DONE_CNTX_ID_BASE_IDX 1 |
|---|
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|---|
| 7425 | #define regCP_DB_BASE_LO_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 7431 | #define regCP_DB_CMD_BUFSZ_BASE_IDX 1 |
|---|
| 7432 | #define regCP_PFP_COMPLETION_STATUS 0x20ec |
|---|
| 7433 | #define regCP_PFP_COMPLETION_STATUS_BASE_IDX 1 |
|---|
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| 7435 | #define regCP_PRED_NOT_VISIBLE_BASE_IDX 1 |
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|---|
| 7437 | #define regCP_PFP_METADATA_BASE_ADDR_BASE_IDX 1 |
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| 7438 | #define regCP_PFP_METADATA_BASE_ADDR_HI 0x20f1 |
|---|
| 7439 | #define regCP_PFP_METADATA_BASE_ADDR_HI_BASE_IDX 1 |
|---|
| 7440 | #define regCP_DRAW_INDX_INDR_ADDR 0x20f4 |
|---|
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|---|
| 7442 | #define regCP_DRAW_INDX_INDR_ADDR_HI 0x20f5 |
|---|
| 7443 | #define regCP_DRAW_INDX_INDR_ADDR_HI_BASE_IDX 1 |
|---|
| 7444 | #define regCP_DISPATCH_INDR_ADDR 0x20f6 |
|---|
| 7445 | #define regCP_DISPATCH_INDR_ADDR_BASE_IDX 1 |
|---|
| 7446 | #define regCP_DISPATCH_INDR_ADDR_HI 0x20f7 |
|---|
| 7447 | #define regCP_DISPATCH_INDR_ADDR_HI_BASE_IDX 1 |
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|---|
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|---|
| 7450 | #define regCP_INDEX_BASE_ADDR_HI 0x20f9 |
|---|
| 7451 | #define regCP_INDEX_BASE_ADDR_HI_BASE_IDX 1 |
|---|
| 7452 | #define regCP_INDEX_TYPE 0x20fa |
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| 7453 | #define regCP_INDEX_TYPE_BASE_IDX 1 |
|---|
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|---|
| 7455 | #define regCP_GDS_BKUP_ADDR_BASE_IDX 1 |
|---|
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|---|
| 7459 | #define regCP_SAMPLE_STATUS_BASE_IDX 1 |
|---|
| 7460 | #define regCP_ME_COHER_CNTL 0x20fe |
|---|
| 7461 | #define regCP_ME_COHER_CNTL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 7465 | #define regCP_ME_COHER_SIZE_HI_BASE_IDX 1 |
|---|
| 7466 | #define regCP_ME_COHER_BASE 0x2101 |
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|---|
| 7468 | #define regCP_ME_COHER_BASE_HI 0x2102 |
|---|
| 7469 | #define regCP_ME_COHER_BASE_HI_BASE_IDX 1 |
|---|
| 7470 | #define regCP_ME_COHER_STATUS 0x2103 |
|---|
| 7471 | #define regCP_ME_COHER_STATUS_BASE_IDX 1 |
|---|
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|---|
| 7473 | #define regRLC_GPM_PERF_COUNT_0_BASE_IDX 1 |
|---|
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| 7475 | #define regRLC_GPM_PERF_COUNT_1_BASE_IDX 1 |
|---|
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|---|
| 7477 | #define regGRBM_GFX_INDEX_BASE_IDX 1 |
|---|
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|---|
| 7479 | #define regVGT_PRIMITIVE_TYPE_BASE_IDX 1 |
|---|
| 7480 | #define regVGT_INDEX_TYPE 0x2243 |
|---|
| 7481 | #define regVGT_INDEX_TYPE_BASE_IDX 1 |
|---|
| 7482 | #define regGE_MIN_VTX_INDX 0x2249 |
|---|
| 7483 | #define regGE_MIN_VTX_INDX_BASE_IDX 1 |
|---|
| 7484 | #define regGE_INDX_OFFSET 0x224a |
|---|
| 7485 | #define regGE_INDX_OFFSET_BASE_IDX 1 |
|---|
| 7486 | #define regGE_MULTI_PRIM_IB_RESET_EN 0x224b |
|---|
| 7487 | #define regGE_MULTI_PRIM_IB_RESET_EN_BASE_IDX 1 |
|---|
| 7488 | #define regVGT_NUM_INDICES 0x224c |
|---|
| 7489 | #define regVGT_NUM_INDICES_BASE_IDX 1 |
|---|
| 7490 | #define regVGT_NUM_INSTANCES 0x224d |
|---|
| 7491 | #define regVGT_NUM_INSTANCES_BASE_IDX 1 |
|---|
| 7492 | #define regVGT_TF_RING_SIZE 0x224e |
|---|
| 7493 | #define regVGT_TF_RING_SIZE_BASE_IDX 1 |
|---|
| 7494 | #define regVGT_HS_OFFCHIP_PARAM 0x224f |
|---|
| 7495 | #define regVGT_HS_OFFCHIP_PARAM_BASE_IDX 1 |
|---|
| 7496 | #define regVGT_TF_MEMORY_BASE 0x2250 |
|---|
| 7497 | #define regVGT_TF_MEMORY_BASE_BASE_IDX 1 |
|---|
| 7498 | #define regGE_MAX_VTX_INDX 0x2259 |
|---|
| 7499 | #define regGE_MAX_VTX_INDX_BASE_IDX 1 |
|---|
| 7500 | #define regVGT_INSTANCE_BASE_ID 0x225a |
|---|
| 7501 | #define regVGT_INSTANCE_BASE_ID_BASE_IDX 1 |
|---|
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|---|
| 7503 | #define regGE_CNTL_BASE_IDX 1 |
|---|
| 7504 | #define regGE_USER_VGPR1 0x225c |
|---|
| 7505 | #define regGE_USER_VGPR1_BASE_IDX 1 |
|---|
| 7506 | #define regGE_USER_VGPR2 0x225d |
|---|
| 7507 | #define regGE_USER_VGPR2_BASE_IDX 1 |
|---|
| 7508 | #define regGE_USER_VGPR3 0x225e |
|---|
| 7509 | #define regGE_USER_VGPR3_BASE_IDX 1 |
|---|
| 7510 | #define regGE_STEREO_CNTL 0x225f |
|---|
| 7511 | #define regGE_STEREO_CNTL_BASE_IDX 1 |
|---|
| 7512 | #define regGE_PC_ALLOC 0x2260 |
|---|
| 7513 | #define regGE_PC_ALLOC_BASE_IDX 1 |
|---|
| 7514 | #define regVGT_TF_MEMORY_BASE_HI 0x2261 |
|---|
| 7515 | #define regVGT_TF_MEMORY_BASE_HI_BASE_IDX 1 |
|---|
| 7516 | #define regGE_USER_VGPR_EN 0x2262 |
|---|
| 7517 | #define regGE_USER_VGPR_EN_BASE_IDX 1 |
|---|
| 7518 | #define regGE_GS_FAST_LAUNCH_WG_DIM 0x2264 |
|---|
| 7519 | #define regGE_GS_FAST_LAUNCH_WG_DIM_BASE_IDX 1 |
|---|
| 7520 | #define regGE_GS_FAST_LAUNCH_WG_DIM_1 0x2265 |
|---|
| 7521 | #define regGE_GS_FAST_LAUNCH_WG_DIM_1_BASE_IDX 1 |
|---|
| 7522 | #define regVGT_GS_OUT_PRIM_TYPE 0x2266 |
|---|
| 7523 | #define regVGT_GS_OUT_PRIM_TYPE_BASE_IDX 1 |
|---|
| 7524 | #define regPA_SU_LINE_STIPPLE_VALUE 0x2280 |
|---|
| 7525 | #define regPA_SU_LINE_STIPPLE_VALUE_BASE_IDX 1 |
|---|
| 7526 | #define regPA_SC_LINE_STIPPLE_STATE 0x2281 |
|---|
| 7527 | #define regPA_SC_LINE_STIPPLE_STATE_BASE_IDX 1 |
|---|
| 7528 | #define regPA_SC_SCREEN_EXTENT_MIN_0 0x2284 |
|---|
| 7529 | #define regPA_SC_SCREEN_EXTENT_MIN_0_BASE_IDX 1 |
|---|
| 7530 | #define regPA_SC_SCREEN_EXTENT_MAX_0 0x2285 |
|---|
| 7531 | #define regPA_SC_SCREEN_EXTENT_MAX_0_BASE_IDX 1 |
|---|
| 7532 | #define regPA_SC_SCREEN_EXTENT_MIN_1 0x2286 |
|---|
| 7533 | #define regPA_SC_SCREEN_EXTENT_MIN_1_BASE_IDX 1 |
|---|
| 7534 | #define regPA_SC_SCREEN_EXTENT_MAX_1 0x228b |
|---|
| 7535 | #define regPA_SC_SCREEN_EXTENT_MAX_1_BASE_IDX 1 |
|---|
| 7536 | #define regPA_SC_P3D_TRAP_SCREEN_HV_EN 0x22a0 |
|---|
| 7537 | #define regPA_SC_P3D_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 7538 | #define regPA_SC_P3D_TRAP_SCREEN_H 0x22a1 |
|---|
| 7539 | #define regPA_SC_P3D_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 7540 | #define regPA_SC_P3D_TRAP_SCREEN_V 0x22a2 |
|---|
| 7541 | #define regPA_SC_P3D_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
| 7542 | #define regPA_SC_P3D_TRAP_SCREEN_OCCURRENCE 0x22a3 |
|---|
| 7543 | #define regPA_SC_P3D_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 7544 | #define regPA_SC_P3D_TRAP_SCREEN_COUNT 0x22a4 |
|---|
| 7545 | #define regPA_SC_P3D_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
| 7546 | #define regPA_SC_HP3D_TRAP_SCREEN_HV_EN 0x22a8 |
|---|
| 7547 | #define regPA_SC_HP3D_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 7548 | #define regPA_SC_HP3D_TRAP_SCREEN_H 0x22a9 |
|---|
| 7549 | #define regPA_SC_HP3D_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 7550 | #define regPA_SC_HP3D_TRAP_SCREEN_V 0x22aa |
|---|
| 7551 | #define regPA_SC_HP3D_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
| 7552 | #define regPA_SC_HP3D_TRAP_SCREEN_OCCURRENCE 0x22ab |
|---|
| 7553 | #define regPA_SC_HP3D_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 7554 | #define regPA_SC_HP3D_TRAP_SCREEN_COUNT 0x22ac |
|---|
| 7555 | #define regPA_SC_HP3D_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
| 7556 | #define regPA_SC_TRAP_SCREEN_HV_EN 0x22b0 |
|---|
| 7557 | #define regPA_SC_TRAP_SCREEN_HV_EN_BASE_IDX 1 |
|---|
| 7558 | #define regPA_SC_TRAP_SCREEN_H 0x22b1 |
|---|
| 7559 | #define regPA_SC_TRAP_SCREEN_H_BASE_IDX 1 |
|---|
| 7560 | #define regPA_SC_TRAP_SCREEN_V 0x22b2 |
|---|
| 7561 | #define regPA_SC_TRAP_SCREEN_V_BASE_IDX 1 |
|---|
| 7562 | #define regPA_SC_TRAP_SCREEN_OCCURRENCE 0x22b3 |
|---|
| 7563 | #define regPA_SC_TRAP_SCREEN_OCCURRENCE_BASE_IDX 1 |
|---|
| 7564 | #define regPA_SC_TRAP_SCREEN_COUNT 0x22b4 |
|---|
| 7565 | #define regPA_SC_TRAP_SCREEN_COUNT_BASE_IDX 1 |
|---|
| 7566 | #define regSQ_THREAD_TRACE_USERDATA_0 0x2340 |
|---|
| 7567 | #define regSQ_THREAD_TRACE_USERDATA_0_BASE_IDX 1 |
|---|
| 7568 | #define regSQ_THREAD_TRACE_USERDATA_1 0x2341 |
|---|
| 7569 | #define regSQ_THREAD_TRACE_USERDATA_1_BASE_IDX 1 |
|---|
| 7570 | #define regSQ_THREAD_TRACE_USERDATA_2 0x2342 |
|---|
| 7571 | #define regSQ_THREAD_TRACE_USERDATA_2_BASE_IDX 1 |
|---|
| 7572 | #define regSQ_THREAD_TRACE_USERDATA_3 0x2343 |
|---|
| 7573 | #define regSQ_THREAD_TRACE_USERDATA_3_BASE_IDX 1 |
|---|
| 7574 | #define regSQ_THREAD_TRACE_USERDATA_4 0x2344 |
|---|
| 7575 | #define regSQ_THREAD_TRACE_USERDATA_4_BASE_IDX 1 |
|---|
| 7576 | #define regSQ_THREAD_TRACE_USERDATA_5 0x2345 |
|---|
| 7577 | #define regSQ_THREAD_TRACE_USERDATA_5_BASE_IDX 1 |
|---|
| 7578 | #define regSQ_THREAD_TRACE_USERDATA_6 0x2346 |
|---|
| 7579 | #define regSQ_THREAD_TRACE_USERDATA_6_BASE_IDX 1 |
|---|
| 7580 | #define regSQ_THREAD_TRACE_USERDATA_7 0x2347 |
|---|
| 7581 | #define regSQ_THREAD_TRACE_USERDATA_7_BASE_IDX 1 |
|---|
| 7582 | #define regSQC_CACHES 0x2348 |
|---|
| 7583 | #define regSQC_CACHES_BASE_IDX 1 |
|---|
| 7584 | #define regTA_CS_BC_BASE_ADDR 0x2380 |
|---|
| 7585 | #define regTA_CS_BC_BASE_ADDR_BASE_IDX 1 |
|---|
| 7586 | #define regTA_CS_BC_BASE_ADDR_HI 0x2381 |
|---|
| 7587 | #define regTA_CS_BC_BASE_ADDR_HI_BASE_IDX 1 |
|---|
| 7588 | #define regDB_OCCLUSION_COUNT0_LOW 0x23c0 |
|---|
| 7589 | #define regDB_OCCLUSION_COUNT0_LOW_BASE_IDX 1 |
|---|
| 7590 | #define regDB_OCCLUSION_COUNT0_HI 0x23c1 |
|---|
| 7591 | #define regDB_OCCLUSION_COUNT0_HI_BASE_IDX 1 |
|---|
| 7592 | #define regDB_OCCLUSION_COUNT1_LOW 0x23c2 |
|---|
| 7593 | #define regDB_OCCLUSION_COUNT1_LOW_BASE_IDX 1 |
|---|
| 7594 | #define regDB_OCCLUSION_COUNT1_HI 0x23c3 |
|---|
| 7595 | #define regDB_OCCLUSION_COUNT1_HI_BASE_IDX 1 |
|---|
| 7596 | #define regDB_OCCLUSION_COUNT2_LOW 0x23c4 |
|---|
| 7597 | #define regDB_OCCLUSION_COUNT2_LOW_BASE_IDX 1 |
|---|
| 7598 | #define regDB_OCCLUSION_COUNT2_HI 0x23c5 |
|---|
| 7599 | #define regDB_OCCLUSION_COUNT2_HI_BASE_IDX 1 |
|---|
| 7600 | #define regDB_OCCLUSION_COUNT3_LOW 0x23c6 |
|---|
| 7601 | #define regDB_OCCLUSION_COUNT3_LOW_BASE_IDX 1 |
|---|
| 7602 | #define regDB_OCCLUSION_COUNT3_HI 0x23c7 |
|---|
| 7603 | #define regDB_OCCLUSION_COUNT3_HI_BASE_IDX 1 |
|---|
| 7604 | #define regGDS_RD_ADDR 0x2400 |
|---|
| 7605 | #define regGDS_RD_ADDR_BASE_IDX 1 |
|---|
| 7606 | #define regGDS_RD_DATA 0x2401 |
|---|
| 7607 | #define regGDS_RD_DATA_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 7841 | #define regCP_MES_MTIMECMP_HI_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 8301 | #define regCP_GFX_RS64_DC_OP_CNTL_BASE_IDX 1 |
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|---|
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|---|
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| 8323 | #define regCP_GFX_RS64_LOCAL_SCRATCH_APERTURE_BASE_IDX 1 |
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|---|
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| 9550 | #define regSQ_THREAD_TRACE_BUF0_BASE 0x39e8 |
|---|
| 9551 | #define regSQ_THREAD_TRACE_BUF0_BASE_BASE_IDX 1 |
|---|
| 9552 | #define regSQ_THREAD_TRACE_BUF0_SIZE 0x39e9 |
|---|
| 9553 | #define regSQ_THREAD_TRACE_BUF0_SIZE_BASE_IDX 1 |
|---|
| 9554 | #define regSQ_THREAD_TRACE_BUF1_BASE 0x39ea |
|---|
| 9555 | #define regSQ_THREAD_TRACE_BUF1_BASE_BASE_IDX 1 |
|---|
| 9556 | #define regSQ_THREAD_TRACE_BUF1_SIZE 0x39eb |
|---|
| 9557 | #define regSQ_THREAD_TRACE_BUF1_SIZE_BASE_IDX 1 |
|---|
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| 9559 | #define regSQ_THREAD_TRACE_CTRL_BASE_IDX 1 |
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|---|
| 9561 | #define regSQ_THREAD_TRACE_MASK_BASE_IDX 1 |
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| 9563 | #define regSQ_THREAD_TRACE_TOKEN_MASK_BASE_IDX 1 |
|---|
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|---|
| 9565 | #define regSQ_THREAD_TRACE_WPTR_BASE_IDX 1 |
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|---|
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| 9571 | #define regSQ_THREAD_TRACE_GFX_DRAW_CNTR_BASE_IDX 1 |
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|---|
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|---|
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|---|
| 9575 | #define regSQ_THREAD_TRACE_HP3D_DRAW_CNTR_BASE_IDX 1 |
|---|
| 9576 | #define regSQ_THREAD_TRACE_HP3D_MARKER_CNTR 0x39f9 |
|---|
| 9577 | #define regSQ_THREAD_TRACE_HP3D_MARKER_CNTR_BASE_IDX 1 |
|---|
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| 9579 | #define regSQ_THREAD_TRACE_DROPPED_CNTR_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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| 9591 | #define regGCEA_PERFCOUNTER_RSLT_CNTL_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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| 9625 | #define regTA_PERFCOUNTER1_SELECT_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9634 | #define regTCP_PERFCOUNTER0_SELECT1 0x3b41 |
|---|
| 9635 | #define regTCP_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
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|---|
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|---|
| 9639 | #define regTCP_PERFCOUNTER1_SELECT1_BASE_IDX 1 |
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|---|
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|---|
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| 9643 | #define regTCP_PERFCOUNTER3_SELECT_BASE_IDX 1 |
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|---|
| 9645 | #define regGL2C_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 9646 | #define regGL2C_PERFCOUNTER0_SELECT1 0x3b81 |
|---|
| 9647 | #define regGL2C_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
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| 9649 | #define regGL2C_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 9650 | #define regGL2C_PERFCOUNTER1_SELECT1 0x3b83 |
|---|
| 9651 | #define regGL2C_PERFCOUNTER1_SELECT1_BASE_IDX 1 |
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|---|
| 9653 | #define regGL2C_PERFCOUNTER2_SELECT_BASE_IDX 1 |
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|---|
| 9655 | #define regGL2C_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 9656 | #define regGL2A_PERFCOUNTER0_SELECT 0x3b90 |
|---|
| 9657 | #define regGL2A_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 9658 | #define regGL2A_PERFCOUNTER0_SELECT1 0x3b91 |
|---|
| 9659 | #define regGL2A_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 9660 | #define regGL2A_PERFCOUNTER1_SELECT 0x3b92 |
|---|
| 9661 | #define regGL2A_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 9662 | #define regGL2A_PERFCOUNTER1_SELECT1 0x3b93 |
|---|
| 9663 | #define regGL2A_PERFCOUNTER1_SELECT1_BASE_IDX 1 |
|---|
| 9664 | #define regGL2A_PERFCOUNTER2_SELECT 0x3b94 |
|---|
| 9665 | #define regGL2A_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 9666 | #define regGL2A_PERFCOUNTER3_SELECT 0x3b95 |
|---|
| 9667 | #define regGL2A_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 9668 | #define regGL1C_PERFCOUNTER0_SELECT 0x3ba0 |
|---|
| 9669 | #define regGL1C_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 9670 | #define regGL1C_PERFCOUNTER0_SELECT1 0x3ba1 |
|---|
| 9671 | #define regGL1C_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 9672 | #define regGL1C_PERFCOUNTER1_SELECT 0x3ba2 |
|---|
| 9673 | #define regGL1C_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 9674 | #define regGL1C_PERFCOUNTER2_SELECT 0x3ba3 |
|---|
| 9675 | #define regGL1C_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 9676 | #define regGL1C_PERFCOUNTER3_SELECT 0x3ba4 |
|---|
| 9677 | #define regGL1C_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
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|---|
| 9679 | #define regCHC_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 9680 | #define regCHC_PERFCOUNTER0_SELECT1 0x3bc1 |
|---|
| 9681 | #define regCHC_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 9682 | #define regCHC_PERFCOUNTER1_SELECT 0x3bc2 |
|---|
| 9683 | #define regCHC_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 9684 | #define regCHC_PERFCOUNTER2_SELECT 0x3bc3 |
|---|
| 9685 | #define regCHC_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 9686 | #define regCHC_PERFCOUNTER3_SELECT 0x3bc4 |
|---|
| 9687 | #define regCHC_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 9688 | #define regCHCG_PERFCOUNTER0_SELECT 0x3bc6 |
|---|
| 9689 | #define regCHCG_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 9690 | #define regCHCG_PERFCOUNTER0_SELECT1 0x3bc7 |
|---|
| 9691 | #define regCHCG_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 9692 | #define regCHCG_PERFCOUNTER1_SELECT 0x3bc8 |
|---|
| 9693 | #define regCHCG_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 9694 | #define regCHCG_PERFCOUNTER2_SELECT 0x3bc9 |
|---|
| 9695 | #define regCHCG_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 9696 | #define regCHCG_PERFCOUNTER3_SELECT 0x3bca |
|---|
| 9697 | #define regCHCG_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 9698 | #define regCB_PERFCOUNTER_FILTER 0x3c00 |
|---|
| 9699 | #define regCB_PERFCOUNTER_FILTER_BASE_IDX 1 |
|---|
| 9700 | #define regCB_PERFCOUNTER0_SELECT 0x3c01 |
|---|
| 9701 | #define regCB_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 9702 | #define regCB_PERFCOUNTER0_SELECT1 0x3c02 |
|---|
| 9703 | #define regCB_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 9704 | #define regCB_PERFCOUNTER1_SELECT 0x3c03 |
|---|
| 9705 | #define regCB_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 9706 | #define regCB_PERFCOUNTER2_SELECT 0x3c04 |
|---|
| 9707 | #define regCB_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 9708 | #define regCB_PERFCOUNTER3_SELECT 0x3c05 |
|---|
| 9709 | #define regCB_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 9710 | #define regDB_PERFCOUNTER0_SELECT 0x3c40 |
|---|
| 9711 | #define regDB_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 9712 | #define regDB_PERFCOUNTER0_SELECT1 0x3c41 |
|---|
| 9713 | #define regDB_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 9714 | #define regDB_PERFCOUNTER1_SELECT 0x3c42 |
|---|
| 9715 | #define regDB_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 9716 | #define regDB_PERFCOUNTER1_SELECT1 0x3c43 |
|---|
| 9717 | #define regDB_PERFCOUNTER1_SELECT1_BASE_IDX 1 |
|---|
| 9718 | #define regDB_PERFCOUNTER2_SELECT 0x3c44 |
|---|
| 9719 | #define regDB_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 9720 | #define regDB_PERFCOUNTER3_SELECT 0x3c46 |
|---|
| 9721 | #define regDB_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 9722 | #define regRLC_SPM_PERFMON_CNTL 0x3c80 |
|---|
| 9723 | #define regRLC_SPM_PERFMON_CNTL_BASE_IDX 1 |
|---|
| 9724 | #define regRLC_SPM_PERFMON_RING_BASE_LO 0x3c81 |
|---|
| 9725 | #define regRLC_SPM_PERFMON_RING_BASE_LO_BASE_IDX 1 |
|---|
| 9726 | #define regRLC_SPM_PERFMON_RING_BASE_HI 0x3c82 |
|---|
| 9727 | #define regRLC_SPM_PERFMON_RING_BASE_HI_BASE_IDX 1 |
|---|
| 9728 | #define regRLC_SPM_PERFMON_RING_SIZE 0x3c83 |
|---|
| 9729 | #define regRLC_SPM_PERFMON_RING_SIZE_BASE_IDX 1 |
|---|
| 9730 | #define regRLC_SPM_RING_WRPTR 0x3c84 |
|---|
| 9731 | #define regRLC_SPM_RING_WRPTR_BASE_IDX 1 |
|---|
| 9732 | #define regRLC_SPM_RING_RDPTR 0x3c85 |
|---|
| 9733 | #define regRLC_SPM_RING_RDPTR_BASE_IDX 1 |
|---|
| 9734 | #define regRLC_SPM_SEGMENT_THRESHOLD 0x3c86 |
|---|
| 9735 | #define regRLC_SPM_SEGMENT_THRESHOLD_BASE_IDX 1 |
|---|
| 9736 | #define regRLC_SPM_PERFMON_SEGMENT_SIZE 0x3c87 |
|---|
| 9737 | #define regRLC_SPM_PERFMON_SEGMENT_SIZE_BASE_IDX 1 |
|---|
| 9738 | #define regRLC_SPM_GLOBAL_MUXSEL_ADDR 0x3c88 |
|---|
| 9739 | #define regRLC_SPM_GLOBAL_MUXSEL_ADDR_BASE_IDX 1 |
|---|
| 9740 | #define regRLC_SPM_GLOBAL_MUXSEL_DATA 0x3c89 |
|---|
| 9741 | #define regRLC_SPM_GLOBAL_MUXSEL_DATA_BASE_IDX 1 |
|---|
| 9742 | #define regRLC_SPM_SE_MUXSEL_ADDR 0x3c8a |
|---|
| 9743 | #define regRLC_SPM_SE_MUXSEL_ADDR_BASE_IDX 1 |
|---|
| 9744 | #define regRLC_SPM_SE_MUXSEL_DATA 0x3c8b |
|---|
| 9745 | #define regRLC_SPM_SE_MUXSEL_DATA_BASE_IDX 1 |
|---|
| 9746 | #define regRLC_SPM_ACCUM_DATARAM_ADDR 0x3c92 |
|---|
| 9747 | #define regRLC_SPM_ACCUM_DATARAM_ADDR_BASE_IDX 1 |
|---|
| 9748 | #define regRLC_SPM_ACCUM_DATARAM_DATA 0x3c93 |
|---|
| 9749 | #define regRLC_SPM_ACCUM_DATARAM_DATA_BASE_IDX 1 |
|---|
| 9750 | #define regRLC_SPM_ACCUM_SWA_DATARAM_ADDR 0x3c94 |
|---|
| 9751 | #define regRLC_SPM_ACCUM_SWA_DATARAM_ADDR_BASE_IDX 1 |
|---|
| 9752 | #define regRLC_SPM_ACCUM_SWA_DATARAM_DATA 0x3c95 |
|---|
| 9753 | #define regRLC_SPM_ACCUM_SWA_DATARAM_DATA_BASE_IDX 1 |
|---|
| 9754 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR 0x3c96 |
|---|
| 9755 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR_BASE_IDX 1 |
|---|
| 9756 | #define regRLC_SPM_ACCUM_CTRLRAM_DATA 0x3c97 |
|---|
| 9757 | #define regRLC_SPM_ACCUM_CTRLRAM_DATA_BASE_IDX 1 |
|---|
| 9758 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR_OFFSET 0x3c98 |
|---|
| 9759 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR_OFFSET_BASE_IDX 1 |
|---|
| 9760 | #define regRLC_SPM_ACCUM_STATUS 0x3c99 |
|---|
| 9761 | #define regRLC_SPM_ACCUM_STATUS_BASE_IDX 1 |
|---|
| 9762 | #define regRLC_SPM_ACCUM_CTRL 0x3c9a |
|---|
| 9763 | #define regRLC_SPM_ACCUM_CTRL_BASE_IDX 1 |
|---|
| 9764 | #define regRLC_SPM_ACCUM_MODE 0x3c9b |
|---|
| 9765 | #define regRLC_SPM_ACCUM_MODE_BASE_IDX 1 |
|---|
| 9766 | #define regRLC_SPM_ACCUM_THRESHOLD 0x3c9c |
|---|
| 9767 | #define regRLC_SPM_ACCUM_THRESHOLD_BASE_IDX 1 |
|---|
| 9768 | #define regRLC_SPM_ACCUM_SAMPLES_REQUESTED 0x3c9d |
|---|
| 9769 | #define regRLC_SPM_ACCUM_SAMPLES_REQUESTED_BASE_IDX 1 |
|---|
| 9770 | #define regRLC_SPM_ACCUM_DATARAM_WRCOUNT 0x3c9e |
|---|
| 9771 | #define regRLC_SPM_ACCUM_DATARAM_WRCOUNT_BASE_IDX 1 |
|---|
| 9772 | #define regRLC_SPM_ACCUM_DATARAM_32BITCNTRS_REGIONS 0x3c9f |
|---|
| 9773 | #define regRLC_SPM_ACCUM_DATARAM_32BITCNTRS_REGIONS_BASE_IDX 1 |
|---|
| 9774 | #define regRLC_SPM_PAUSE 0x3ca2 |
|---|
| 9775 | #define regRLC_SPM_PAUSE_BASE_IDX 1 |
|---|
| 9776 | #define regRLC_SPM_STATUS 0x3ca3 |
|---|
| 9777 | #define regRLC_SPM_STATUS_BASE_IDX 1 |
|---|
| 9778 | #define regRLC_SPM_GFXCLOCK_LOWCOUNT 0x3ca4 |
|---|
| 9779 | #define regRLC_SPM_GFXCLOCK_LOWCOUNT_BASE_IDX 1 |
|---|
| 9780 | #define regRLC_SPM_GFXCLOCK_HIGHCOUNT 0x3ca5 |
|---|
| 9781 | #define regRLC_SPM_GFXCLOCK_HIGHCOUNT_BASE_IDX 1 |
|---|
| 9782 | #define regRLC_SPM_MODE 0x3cad |
|---|
| 9783 | #define regRLC_SPM_MODE_BASE_IDX 1 |
|---|
| 9784 | #define regRLC_SPM_RSPM_REQ_DATA_LO 0x3cae |
|---|
| 9785 | #define regRLC_SPM_RSPM_REQ_DATA_LO_BASE_IDX 1 |
|---|
| 9786 | #define regRLC_SPM_RSPM_REQ_DATA_HI 0x3caf |
|---|
| 9787 | #define regRLC_SPM_RSPM_REQ_DATA_HI_BASE_IDX 1 |
|---|
| 9788 | #define regRLC_SPM_RSPM_REQ_OP 0x3cb0 |
|---|
| 9789 | #define regRLC_SPM_RSPM_REQ_OP_BASE_IDX 1 |
|---|
| 9790 | #define regRLC_SPM_RSPM_RET_DATA 0x3cb1 |
|---|
| 9791 | #define regRLC_SPM_RSPM_RET_DATA_BASE_IDX 1 |
|---|
| 9792 | #define regRLC_SPM_RSPM_RET_OP 0x3cb2 |
|---|
| 9793 | #define regRLC_SPM_RSPM_RET_OP_BASE_IDX 1 |
|---|
| 9794 | #define regRLC_SPM_SE_RSPM_REQ_DATA_LO 0x3cb3 |
|---|
| 9795 | #define regRLC_SPM_SE_RSPM_REQ_DATA_LO_BASE_IDX 1 |
|---|
| 9796 | #define regRLC_SPM_SE_RSPM_REQ_DATA_HI 0x3cb4 |
|---|
| 9797 | #define regRLC_SPM_SE_RSPM_REQ_DATA_HI_BASE_IDX 1 |
|---|
| 9798 | #define regRLC_SPM_SE_RSPM_REQ_OP 0x3cb5 |
|---|
| 9799 | #define regRLC_SPM_SE_RSPM_REQ_OP_BASE_IDX 1 |
|---|
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|---|
| 9801 | #define regRLC_SPM_SE_RSPM_RET_DATA_BASE_IDX 1 |
|---|
| 9802 | #define regRLC_SPM_SE_RSPM_RET_OP 0x3cb7 |
|---|
| 9803 | #define regRLC_SPM_SE_RSPM_RET_OP_BASE_IDX 1 |
|---|
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|---|
| 9805 | #define regRLC_SPM_RSPM_CMD_BASE_IDX 1 |
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|---|
| 9823 | #define regRLC_GPU_IOV_PERF_CNT_RD_ADDR_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9913 | #define regGUS_PERFCOUNTER2_MODE_BASE_IDX 1 |
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|---|
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| 9917 | #define regGUS_PERFCOUNTER1_CFG_BASE_IDX 1 |
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|---|
| 9919 | #define regGUS_PERFCOUNTER_RSLT_CNTL_BASE_IDX 1 |
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| 9920 | |
|---|
| 9921 | |
|---|
| 9922 | // addressBlock: gc_gdfll_gdfll_dec |
|---|
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|---|
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|---|
| 9928 | |
|---|
| 9929 | |
|---|
| 9930 | // addressBlock: gc_gdfll_se_gdfll_dec |
|---|
| 9931 | // base address: 0x3a300 |
|---|
| 9932 | #define regGDFLL_SE_EDC_HYSTERESIS_CNTL 0x48e8 |
|---|
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|---|
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|---|
| 9935 | #define regGDFLL_SE_EDC_HYSTERESIS_STAT_BASE_IDX 1 |
|---|
| 9936 | |
|---|
| 9937 | |
|---|
| 9938 | // addressBlock: gc_grtavfs_grtavfs_dec |
|---|
| 9939 | // base address: 0x3ac00 |
|---|
| 9940 | #define regGRTAVFS_RTAVFS_REG_ADDR 0x4b00 |
|---|
| 9941 | #define regGRTAVFS_RTAVFS_REG_ADDR_BASE_IDX 1 |
|---|
| 9942 | #define regGRTAVFS_RTAVFS_WR_DATA 0x4b01 |
|---|
| 9943 | #define regGRTAVFS_RTAVFS_WR_DATA_BASE_IDX 1 |
|---|
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|---|
| 9945 | #define regGRTAVFS_GENERAL_0_BASE_IDX 1 |
|---|
| 9946 | #define regGRTAVFS_RTAVFS_RD_DATA 0x4b03 |
|---|
| 9947 | #define regGRTAVFS_RTAVFS_RD_DATA_BASE_IDX 1 |
|---|
| 9948 | #define regGRTAVFS_RTAVFS_REG_CTRL 0x4b04 |
|---|
| 9949 | #define regGRTAVFS_RTAVFS_REG_CTRL_BASE_IDX 1 |
|---|
| 9950 | #define regGRTAVFS_RTAVFS_REG_STATUS 0x4b05 |
|---|
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|---|
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|---|
| 9953 | #define regGRTAVFS_TARG_FREQ_BASE_IDX 1 |
|---|
| 9954 | #define regGRTAVFS_TARG_VOLT 0x4b07 |
|---|
| 9955 | #define regGRTAVFS_TARG_VOLT_BASE_IDX 1 |
|---|
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|---|
| 9957 | #define regGRTAVFS_SOFT_RESET_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 9961 | #define regGRTAVFS_CLK_CNTL_BASE_IDX 1 |
|---|
| 9962 | |
|---|
| 9963 | |
|---|
| 9964 | // addressBlock: gc_grtavfs_se_grtavfs_dec |
|---|
| 9965 | // base address: 0x3ad00 |
|---|
| 9966 | #define regGRTAVFS_SE_RTAVFS_REG_ADDR 0x4b40 |
|---|
| 9967 | #define regGRTAVFS_SE_RTAVFS_REG_ADDR_BASE_IDX 1 |
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|---|
| 9969 | #define regGRTAVFS_SE_RTAVFS_WR_DATA_BASE_IDX 1 |
|---|
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|---|
| 9971 | #define regGRTAVFS_SE_GENERAL_0_BASE_IDX 1 |
|---|
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|---|
| 9973 | #define regGRTAVFS_SE_RTAVFS_RD_DATA_BASE_IDX 1 |
|---|
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|---|
| 9975 | #define regGRTAVFS_SE_RTAVFS_REG_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9977 | #define regGRTAVFS_SE_RTAVFS_REG_STATUS_BASE_IDX 1 |
|---|
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| 9979 | #define regGRTAVFS_SE_TARG_FREQ_BASE_IDX 1 |
|---|
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|---|
| 9981 | #define regGRTAVFS_SE_TARG_VOLT_BASE_IDX 1 |
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|---|
| 9983 | #define regGRTAVFS_SE_SOFT_RESET_BASE_IDX 1 |
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|---|
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|---|
| 9987 | #define regGRTAVFS_SE_CLK_CNTL_BASE_IDX 1 |
|---|
| 9988 | |
|---|
| 9989 | |
|---|
| 9990 | // addressBlock: gc_grtavfsdec |
|---|
| 9991 | // base address: 0x3ac00 |
|---|
| 9992 | #define regRTAVFS_RTAVFS_REG_ADDR 0x4b00 |
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| 9995 | #define regRTAVFS_RTAVFS_WR_DATA_BASE_IDX 1 |
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| 9996 | |
|---|
| 9997 | |
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| 9998 | // addressBlock: gc_hypdec |
|---|
| 9999 | // base address: 0x3e000 |
|---|
| 10000 | #define regGFX_PIPE_PRIORITY 0x587f |
|---|
| 10001 | #define regGFX_PIPE_PRIORITY_BASE_IDX 1 |
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|---|
| 10003 | #define regRLC_GPU_IOV_VF_ENABLE_BASE_IDX 1 |
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| 10005 | #define regRLC_GPU_IOV_CFG_REG6_BASE_IDX 1 |
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| 10015 | #define regRLC_SDMA0_BUSY_STATUS_BASE_IDX 1 |
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| 10017 | #define regRLC_SDMA1_BUSY_STATUS_BASE_IDX 1 |
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| 10019 | #define regRLC_SDMA2_BUSY_STATUS_BASE_IDX 1 |
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| 10020 | #define regRLC_SDMA3_BUSY_STATUS 0x5b1f |
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| 10021 | #define regRLC_SDMA3_BUSY_STATUS_BASE_IDX 1 |
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| 10022 | #define regRLC_GPU_IOV_CFG_REG8 0x5b20 |
|---|
| 10023 | #define regRLC_GPU_IOV_CFG_REG8_BASE_IDX 1 |
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| 10025 | #define regRLC_RLCV_TIMER_INT_0_BASE_IDX 1 |
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| 10028 | #define regRLC_RLCV_TIMER_CTRL 0x5b27 |
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| 10029 | #define regRLC_RLCV_TIMER_CTRL_BASE_IDX 1 |
|---|
| 10030 | #define regRLC_RLCV_TIMER_STAT 0x5b28 |
|---|
| 10031 | #define regRLC_RLCV_TIMER_STAT_BASE_IDX 1 |
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| 10032 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS 0x5b2a |
|---|
| 10033 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_BASE_IDX 1 |
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| 10034 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_SET 0x5b2b |
|---|
| 10035 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_SET_BASE_IDX 1 |
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| 10036 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_CLR 0x5b2c |
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| 10037 | #define regRLC_GPU_IOV_VF_DOORBELL_STATUS_CLR_BASE_IDX 1 |
|---|
| 10038 | #define regRLC_GPU_IOV_VF_MASK 0x5b2d |
|---|
| 10039 | #define regRLC_GPU_IOV_VF_MASK_BASE_IDX 1 |
|---|
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|---|
| 10041 | #define regRLC_HYP_SEMAPHORE_0_BASE_IDX 1 |
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| 10044 | #define regRLC_BUSY_CLK_CNTL 0x5b30 |
|---|
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|---|
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| 10047 | #define regRLC_CLK_CNTL_BASE_IDX 1 |
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| 10049 | #define regRLC_PACE_TIMER_STAT_BASE_IDX 1 |
|---|
| 10050 | #define regRLC_GPU_IOV_SCH_BLOCK 0x5b34 |
|---|
| 10051 | #define regRLC_GPU_IOV_SCH_BLOCK_BASE_IDX 1 |
|---|
| 10052 | #define regRLC_GPU_IOV_CFG_REG1 0x5b35 |
|---|
| 10053 | #define regRLC_GPU_IOV_CFG_REG1_BASE_IDX 1 |
|---|
| 10054 | #define regRLC_GPU_IOV_CFG_REG2 0x5b36 |
|---|
| 10055 | #define regRLC_GPU_IOV_CFG_REG2_BASE_IDX 1 |
|---|
| 10056 | #define regRLC_GPU_IOV_VM_BUSY_STATUS 0x5b37 |
|---|
| 10057 | #define regRLC_GPU_IOV_VM_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10058 | #define regRLC_GPU_IOV_SCH_0 0x5b38 |
|---|
| 10059 | #define regRLC_GPU_IOV_SCH_0_BASE_IDX 1 |
|---|
| 10060 | #define regRLC_GPU_IOV_ACTIVE_FCN_ID 0x5b39 |
|---|
| 10061 | #define regRLC_GPU_IOV_ACTIVE_FCN_ID_BASE_IDX 1 |
|---|
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|---|
| 10063 | #define regRLC_GPU_IOV_SCH_3_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 10069 | #define regRLC_PACE_INT_FORCE_BASE_IDX 1 |
|---|
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|---|
| 10071 | #define regRLC_PACE_INT_CLEAR_BASE_IDX 1 |
|---|
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|---|
| 10073 | #define regRLC_GPU_IOV_INT_STAT_BASE_IDX 1 |
|---|
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|---|
| 10075 | #define regRLC_IH_COOKIE_BASE_IDX 1 |
|---|
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|---|
| 10077 | #define regRLC_IH_COOKIE_CNTL_BASE_IDX 1 |
|---|
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|---|
| 10079 | #define regRLC_HYP_RLCG_UCODE_CHKSUM_BASE_IDX 1 |
|---|
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|---|
| 10081 | #define regRLC_HYP_RLCP_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10082 | #define regRLC_HYP_RLCV_UCODE_CHKSUM 0x5b45 |
|---|
| 10083 | #define regRLC_HYP_RLCV_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10084 | #define regRLC_GPU_IOV_F32_CNTL 0x5b46 |
|---|
| 10085 | #define regRLC_GPU_IOV_F32_CNTL_BASE_IDX 1 |
|---|
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|---|
| 10087 | #define regRLC_GPU_IOV_F32_RESET_BASE_IDX 1 |
|---|
| 10088 | #define regRLC_GPU_IOV_UCODE_ADDR 0x5b48 |
|---|
| 10089 | #define regRLC_GPU_IOV_UCODE_ADDR_BASE_IDX 1 |
|---|
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|---|
| 10091 | #define regRLC_GPU_IOV_UCODE_DATA_BASE_IDX 1 |
|---|
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|---|
| 10093 | #define regRLC_GPU_IOV_SMU_RESPONSE_BASE_IDX 1 |
|---|
| 10094 | #define regRLC_GPU_IOV_F32_INVALIDATE_CACHE 0x5b4b |
|---|
| 10095 | #define regRLC_GPU_IOV_F32_INVALIDATE_CACHE_BASE_IDX 1 |
|---|
| 10096 | #define regRLC_GPU_IOV_VIRT_RESET_REQ 0x5b4c |
|---|
| 10097 | #define regRLC_GPU_IOV_VIRT_RESET_REQ_BASE_IDX 1 |
|---|
| 10098 | #define regRLC_GPU_IOV_RLC_RESPONSE 0x5b4d |
|---|
| 10099 | #define regRLC_GPU_IOV_RLC_RESPONSE_BASE_IDX 1 |
|---|
| 10100 | #define regRLC_GPU_IOV_INT_DISABLE 0x5b4e |
|---|
| 10101 | #define regRLC_GPU_IOV_INT_DISABLE_BASE_IDX 1 |
|---|
| 10102 | #define regRLC_GPU_IOV_INT_FORCE 0x5b4f |
|---|
| 10103 | #define regRLC_GPU_IOV_INT_FORCE_BASE_IDX 1 |
|---|
| 10104 | #define regRLC_GPU_IOV_SCRATCH_ADDR 0x5b50 |
|---|
| 10105 | #define regRLC_GPU_IOV_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 10106 | #define regRLC_GPU_IOV_SCRATCH_DATA 0x5b51 |
|---|
| 10107 | #define regRLC_GPU_IOV_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 10108 | #define regRLC_HYP_SEMAPHORE_2 0x5b52 |
|---|
| 10109 | #define regRLC_HYP_SEMAPHORE_2_BASE_IDX 1 |
|---|
| 10110 | #define regRLC_HYP_SEMAPHORE_3 0x5b53 |
|---|
| 10111 | #define regRLC_HYP_SEMAPHORE_3_BASE_IDX 1 |
|---|
| 10112 | #define regRLC_LX6_SCRATCH_ADDR 0x5b59 |
|---|
| 10113 | #define regRLC_LX6_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 10114 | #define regRLC_LX6_CORE1_SCRATCH_ADDR 0x5b5b |
|---|
| 10115 | #define regRLC_LX6_CORE1_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 10116 | #define regRLC_GPM_UCODE_ADDR 0x5b60 |
|---|
| 10117 | #define regRLC_GPM_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10118 | #define regRLC_GPM_UCODE_DATA 0x5b61 |
|---|
| 10119 | #define regRLC_GPM_UCODE_DATA_BASE_IDX 1 |
|---|
| 10120 | #define regRLC_GPM_IRAM_ADDR 0x5b62 |
|---|
| 10121 | #define regRLC_GPM_IRAM_ADDR_BASE_IDX 1 |
|---|
| 10122 | #define regRLC_GPM_IRAM_DATA 0x5b63 |
|---|
| 10123 | #define regRLC_GPM_IRAM_DATA_BASE_IDX 1 |
|---|
| 10124 | #define regRLC_RLCP_IRAM_ADDR 0x5b64 |
|---|
| 10125 | #define regRLC_RLCP_IRAM_ADDR_BASE_IDX 1 |
|---|
| 10126 | #define regRLC_RLCP_IRAM_DATA 0x5b65 |
|---|
| 10127 | #define regRLC_RLCP_IRAM_DATA_BASE_IDX 1 |
|---|
| 10128 | #define regRLC_RLCV_IRAM_ADDR 0x5b66 |
|---|
| 10129 | #define regRLC_RLCV_IRAM_ADDR_BASE_IDX 1 |
|---|
| 10130 | #define regRLC_RLCV_IRAM_DATA 0x5b67 |
|---|
| 10131 | #define regRLC_RLCV_IRAM_DATA_BASE_IDX 1 |
|---|
| 10132 | #define regRLC_LX6_DRAM_ADDR 0x5b68 |
|---|
| 10133 | #define regRLC_LX6_DRAM_ADDR_BASE_IDX 1 |
|---|
| 10134 | #define regRLC_LX6_DRAM_DATA 0x5b69 |
|---|
| 10135 | #define regRLC_LX6_DRAM_DATA_BASE_IDX 1 |
|---|
| 10136 | #define regRLC_LX6_IRAM_ADDR 0x5b6a |
|---|
| 10137 | #define regRLC_LX6_IRAM_ADDR_BASE_IDX 1 |
|---|
| 10138 | #define regRLC_LX6_IRAM_DATA 0x5b6b |
|---|
| 10139 | #define regRLC_LX6_IRAM_DATA_BASE_IDX 1 |
|---|
| 10140 | #define regRLC_PACE_UCODE_ADDR 0x5b6c |
|---|
| 10141 | #define regRLC_PACE_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10142 | #define regRLC_PACE_UCODE_DATA 0x5b6d |
|---|
| 10143 | #define regRLC_PACE_UCODE_DATA_BASE_IDX 1 |
|---|
| 10144 | #define regRLC_GPM_SCRATCH_ADDR 0x5b6e |
|---|
| 10145 | #define regRLC_GPM_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 10146 | #define regRLC_GPM_SCRATCH_DATA 0x5b6f |
|---|
| 10147 | #define regRLC_GPM_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 10148 | #define regRLC_SRM_DRAM_ADDR 0x5b71 |
|---|
| 10149 | #define regRLC_SRM_DRAM_ADDR_BASE_IDX 1 |
|---|
| 10150 | #define regRLC_SRM_DRAM_DATA 0x5b72 |
|---|
| 10151 | #define regRLC_SRM_DRAM_DATA_BASE_IDX 1 |
|---|
| 10152 | #define regRLC_SRM_ARAM_ADDR 0x5b73 |
|---|
| 10153 | #define regRLC_SRM_ARAM_ADDR_BASE_IDX 1 |
|---|
| 10154 | #define regRLC_SRM_ARAM_DATA 0x5b74 |
|---|
| 10155 | #define regRLC_SRM_ARAM_DATA_BASE_IDX 1 |
|---|
| 10156 | #define regRLC_PACE_SCRATCH_ADDR 0x5b77 |
|---|
| 10157 | #define regRLC_PACE_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 10158 | #define regRLC_PACE_SCRATCH_DATA 0x5b78 |
|---|
| 10159 | #define regRLC_PACE_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 10160 | #define regRLC_GTS_OFFSET_LSB 0x5b79 |
|---|
| 10161 | #define regRLC_GTS_OFFSET_LSB_BASE_IDX 1 |
|---|
| 10162 | #define regRLC_GTS_OFFSET_MSB 0x5b7a |
|---|
| 10163 | #define regRLC_GTS_OFFSET_MSB_BASE_IDX 1 |
|---|
| 10164 | #define regGL2_PIPE_STEER_0 0x5b80 |
|---|
| 10165 | #define regGL2_PIPE_STEER_0_BASE_IDX 1 |
|---|
| 10166 | #define regGL2_PIPE_STEER_1 0x5b81 |
|---|
| 10167 | #define regGL2_PIPE_STEER_1_BASE_IDX 1 |
|---|
| 10168 | #define regGL2_PIPE_STEER_2 0x5b82 |
|---|
| 10169 | #define regGL2_PIPE_STEER_2_BASE_IDX 1 |
|---|
| 10170 | #define regGL2_PIPE_STEER_3 0x5b83 |
|---|
| 10171 | #define regGL2_PIPE_STEER_3_BASE_IDX 1 |
|---|
| 10172 | #define regGL1_PIPE_STEER 0x5b84 |
|---|
| 10173 | #define regGL1_PIPE_STEER_BASE_IDX 1 |
|---|
| 10174 | #define regCH_PIPE_STEER 0x5b88 |
|---|
| 10175 | #define regCH_PIPE_STEER_BASE_IDX 1 |
|---|
| 10176 | #define regGC_USER_SHADER_ARRAY_CONFIG 0x5b90 |
|---|
| 10177 | #define regGC_USER_SHADER_ARRAY_CONFIG_BASE_IDX 1 |
|---|
| 10178 | #define regGC_USER_PRIM_CONFIG 0x5b91 |
|---|
| 10179 | #define regGC_USER_PRIM_CONFIG_BASE_IDX 1 |
|---|
| 10180 | #define regGC_USER_SA_UNIT_DISABLE 0x5b92 |
|---|
| 10181 | #define regGC_USER_SA_UNIT_DISABLE_BASE_IDX 1 |
|---|
| 10182 | #define regGC_USER_RB_REDUNDANCY 0x5b93 |
|---|
| 10183 | #define regGC_USER_RB_REDUNDANCY_BASE_IDX 1 |
|---|
| 10184 | #define regGC_USER_RB_BACKEND_DISABLE 0x5b94 |
|---|
| 10185 | #define regGC_USER_RB_BACKEND_DISABLE_BASE_IDX 1 |
|---|
| 10186 | #define regGC_USER_RMI_REDUNDANCY 0x5b95 |
|---|
| 10187 | #define regGC_USER_RMI_REDUNDANCY_BASE_IDX 1 |
|---|
| 10188 | #define regCGTS_USER_TCC_DISABLE 0x5b96 |
|---|
| 10189 | #define regCGTS_USER_TCC_DISABLE_BASE_IDX 1 |
|---|
| 10190 | #define regGC_USER_SHADER_RATE_CONFIG 0x5b97 |
|---|
| 10191 | #define regGC_USER_SHADER_RATE_CONFIG_BASE_IDX 1 |
|---|
| 10192 | #define regRLC_GPU_IOV_SDMA0_STATUS 0x5bc0 |
|---|
| 10193 | #define regRLC_GPU_IOV_SDMA0_STATUS_BASE_IDX 1 |
|---|
| 10194 | #define regRLC_GPU_IOV_SDMA1_STATUS 0x5bc1 |
|---|
| 10195 | #define regRLC_GPU_IOV_SDMA1_STATUS_BASE_IDX 1 |
|---|
| 10196 | #define regRLC_GPU_IOV_SDMA2_STATUS 0x5bc2 |
|---|
| 10197 | #define regRLC_GPU_IOV_SDMA2_STATUS_BASE_IDX 1 |
|---|
| 10198 | #define regRLC_GPU_IOV_SDMA3_STATUS 0x5bc3 |
|---|
| 10199 | #define regRLC_GPU_IOV_SDMA3_STATUS_BASE_IDX 1 |
|---|
| 10200 | #define regRLC_GPU_IOV_SDMA4_STATUS 0x5bc4 |
|---|
| 10201 | #define regRLC_GPU_IOV_SDMA4_STATUS_BASE_IDX 1 |
|---|
| 10202 | #define regRLC_GPU_IOV_SDMA5_STATUS 0x5bc5 |
|---|
| 10203 | #define regRLC_GPU_IOV_SDMA5_STATUS_BASE_IDX 1 |
|---|
| 10204 | #define regRLC_GPU_IOV_SDMA6_STATUS 0x5bc6 |
|---|
| 10205 | #define regRLC_GPU_IOV_SDMA6_STATUS_BASE_IDX 1 |
|---|
| 10206 | #define regRLC_GPU_IOV_SDMA7_STATUS 0x5bc7 |
|---|
| 10207 | #define regRLC_GPU_IOV_SDMA7_STATUS_BASE_IDX 1 |
|---|
| 10208 | #define regRLC_GPU_IOV_SDMA0_BUSY_STATUS 0x5bc8 |
|---|
| 10209 | #define regRLC_GPU_IOV_SDMA0_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10210 | #define regRLC_GPU_IOV_SDMA1_BUSY_STATUS 0x5bc9 |
|---|
| 10211 | #define regRLC_GPU_IOV_SDMA1_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10212 | #define regRLC_GPU_IOV_SDMA2_BUSY_STATUS 0x5bca |
|---|
| 10213 | #define regRLC_GPU_IOV_SDMA2_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10214 | #define regRLC_GPU_IOV_SDMA3_BUSY_STATUS 0x5bcb |
|---|
| 10215 | #define regRLC_GPU_IOV_SDMA3_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10216 | #define regRLC_GPU_IOV_SDMA4_BUSY_STATUS 0x5bcc |
|---|
| 10217 | #define regRLC_GPU_IOV_SDMA4_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10218 | #define regRLC_GPU_IOV_SDMA5_BUSY_STATUS 0x5bcd |
|---|
| 10219 | #define regRLC_GPU_IOV_SDMA5_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10220 | #define regRLC_GPU_IOV_SDMA6_BUSY_STATUS 0x5bce |
|---|
| 10221 | #define regRLC_GPU_IOV_SDMA6_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10222 | #define regRLC_GPU_IOV_SDMA7_BUSY_STATUS 0x5bcf |
|---|
| 10223 | #define regRLC_GPU_IOV_SDMA7_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10224 | |
|---|
| 10225 | |
|---|
| 10226 | // addressBlock: gc_cphypdec |
|---|
| 10227 | // base address: 0x3e000 |
|---|
| 10228 | #define regCP_HYP_PFP_UCODE_ADDR 0x5814 |
|---|
| 10229 | #define regCP_HYP_PFP_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10230 | #define regCP_PFP_UCODE_ADDR 0x5814 |
|---|
| 10231 | #define regCP_PFP_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10232 | #define regCP_HYP_PFP_UCODE_DATA 0x5815 |
|---|
| 10233 | #define regCP_HYP_PFP_UCODE_DATA_BASE_IDX 1 |
|---|
| 10234 | #define regCP_PFP_UCODE_DATA 0x5815 |
|---|
| 10235 | #define regCP_PFP_UCODE_DATA_BASE_IDX 1 |
|---|
| 10236 | #define regCP_HYP_ME_UCODE_ADDR 0x5816 |
|---|
| 10237 | #define regCP_HYP_ME_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10238 | #define regCP_ME_RAM_RADDR 0x5816 |
|---|
| 10239 | #define regCP_ME_RAM_RADDR_BASE_IDX 1 |
|---|
| 10240 | #define regCP_ME_RAM_WADDR 0x5816 |
|---|
| 10241 | #define regCP_ME_RAM_WADDR_BASE_IDX 1 |
|---|
| 10242 | #define regCP_HYP_ME_UCODE_DATA 0x5817 |
|---|
| 10243 | #define regCP_HYP_ME_UCODE_DATA_BASE_IDX 1 |
|---|
| 10244 | #define regCP_ME_RAM_DATA 0x5817 |
|---|
| 10245 | #define regCP_ME_RAM_DATA_BASE_IDX 1 |
|---|
| 10246 | #define regCP_HYP_MEC1_UCODE_ADDR 0x581a |
|---|
| 10247 | #define regCP_HYP_MEC1_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10248 | #define regCP_MEC_ME1_UCODE_ADDR 0x581a |
|---|
| 10249 | #define regCP_MEC_ME1_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10250 | #define regCP_HYP_MEC1_UCODE_DATA 0x581b |
|---|
| 10251 | #define regCP_HYP_MEC1_UCODE_DATA_BASE_IDX 1 |
|---|
| 10252 | #define regCP_MEC_ME1_UCODE_DATA 0x581b |
|---|
| 10253 | #define regCP_MEC_ME1_UCODE_DATA_BASE_IDX 1 |
|---|
| 10254 | #define regCP_HYP_MEC2_UCODE_ADDR 0x581c |
|---|
| 10255 | #define regCP_HYP_MEC2_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10256 | #define regCP_MEC_ME2_UCODE_ADDR 0x581c |
|---|
| 10257 | #define regCP_MEC_ME2_UCODE_ADDR_BASE_IDX 1 |
|---|
| 10258 | #define regCP_HYP_MEC2_UCODE_DATA 0x581d |
|---|
| 10259 | #define regCP_HYP_MEC2_UCODE_DATA_BASE_IDX 1 |
|---|
| 10260 | #define regCP_MEC_ME2_UCODE_DATA 0x581d |
|---|
| 10261 | #define regCP_MEC_ME2_UCODE_DATA_BASE_IDX 1 |
|---|
| 10262 | #define regCP_HYP_PFP_UCODE_CHKSUM 0x581e |
|---|
| 10263 | #define regCP_HYP_PFP_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10264 | #define regCP_HYP_ME_UCODE_CHKSUM 0x5820 |
|---|
| 10265 | #define regCP_HYP_ME_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10266 | #define regCP_HYP_MEC_ME1_UCODE_CHKSUM 0x5821 |
|---|
| 10267 | #define regCP_HYP_MEC_ME1_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10268 | #define regCP_HYP_MEC_ME2_UCODE_CHKSUM 0x5822 |
|---|
| 10269 | #define regCP_HYP_MEC_ME2_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 10270 | #define regCP_PFP_IC_BASE_LO 0x5840 |
|---|
| 10271 | #define regCP_PFP_IC_BASE_LO_BASE_IDX 1 |
|---|
| 10272 | #define regCP_PFP_IC_BASE_HI 0x5841 |
|---|
| 10273 | #define regCP_PFP_IC_BASE_HI_BASE_IDX 1 |
|---|
| 10274 | #define regCP_PFP_IC_BASE_CNTL 0x5842 |
|---|
| 10275 | #define regCP_PFP_IC_BASE_CNTL_BASE_IDX 1 |
|---|
| 10276 | #define regCP_PFP_IC_OP_CNTL 0x5843 |
|---|
| 10277 | #define regCP_PFP_IC_OP_CNTL_BASE_IDX 1 |
|---|
| 10278 | #define regCP_ME_IC_BASE_LO 0x5844 |
|---|
| 10279 | #define regCP_ME_IC_BASE_LO_BASE_IDX 1 |
|---|
| 10280 | #define regCP_ME_IC_BASE_HI 0x5845 |
|---|
| 10281 | #define regCP_ME_IC_BASE_HI_BASE_IDX 1 |
|---|
| 10282 | #define regCP_ME_IC_BASE_CNTL 0x5846 |
|---|
| 10283 | #define regCP_ME_IC_BASE_CNTL_BASE_IDX 1 |
|---|
| 10284 | #define regCP_ME_IC_OP_CNTL 0x5847 |
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| 10285 | #define regCP_ME_IC_OP_CNTL_BASE_IDX 1 |
|---|
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|---|
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|---|
| 10289 | #define regCP_CPC_IC_BASE_HI_BASE_IDX 1 |
|---|
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|---|
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|---|
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| 10301 | #define regCP_MES_IC_BASE_CNTL_BASE_IDX 1 |
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| 10348 | // addressBlock: gc_grbm_hypdec |
|---|
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| 10361 | #define regGRBM_SE_REMAP_CNTL_BASE_IDX 1 |
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| 10364 | // addressBlock: gc_gcvmsharedhvdec |
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| 10379 | #define regGCMC_VM_FB_SIZE_OFFSET_VF6_BASE_IDX 1 |
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| 10381 | #define regGCMC_VM_FB_SIZE_OFFSET_VF7_BASE_IDX 1 |
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| 10385 | #define regGCMC_VM_FB_SIZE_OFFSET_VF9_BASE_IDX 1 |
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| 10386 | #define regGCMC_VM_FB_SIZE_OFFSET_VF10 0x5a8a |
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| 10387 | #define regGCMC_VM_FB_SIZE_OFFSET_VF10_BASE_IDX 1 |
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| 10389 | #define regGCMC_VM_FB_SIZE_OFFSET_VF11_BASE_IDX 1 |
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| 10391 | #define regGCMC_VM_FB_SIZE_OFFSET_VF12_BASE_IDX 1 |
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| 10392 | #define regGCMC_VM_FB_SIZE_OFFSET_VF13 0x5a8d |
|---|
| 10393 | #define regGCMC_VM_FB_SIZE_OFFSET_VF13_BASE_IDX 1 |
|---|
| 10394 | #define regGCMC_VM_FB_SIZE_OFFSET_VF14 0x5a8e |
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| 10395 | #define regGCMC_VM_FB_SIZE_OFFSET_VF14_BASE_IDX 1 |
|---|
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|---|
| 10397 | #define regGCMC_VM_FB_SIZE_OFFSET_VF15_BASE_IDX 1 |
|---|
| 10398 | |
|---|
| 10399 | |
|---|
| 10400 | // addressBlock: gc_rlcdec |
|---|
| 10401 | // base address: 0x3b000 |
|---|
| 10402 | #define regRLC_CNTL 0x4c00 |
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| 10403 | #define regRLC_CNTL_BASE_IDX 1 |
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| 10404 | #define regRLC_F32_UCODE_VERSION 0x4c03 |
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| 10405 | #define regRLC_F32_UCODE_VERSION_BASE_IDX 1 |
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| 10409 | #define regRLC_REFCLOCK_TIMESTAMP_LSB_BASE_IDX 1 |
|---|
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|---|
| 10411 | #define regRLC_REFCLOCK_TIMESTAMP_MSB_BASE_IDX 1 |
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|---|
| 10413 | #define regRLC_GPM_TIMER_INT_0_BASE_IDX 1 |
|---|
| 10414 | #define regRLC_GPM_TIMER_INT_1 0x4c0f |
|---|
| 10415 | #define regRLC_GPM_TIMER_INT_1_BASE_IDX 1 |
|---|
| 10416 | #define regRLC_GPM_TIMER_INT_2 0x4c10 |
|---|
| 10417 | #define regRLC_GPM_TIMER_INT_2_BASE_IDX 1 |
|---|
| 10418 | #define regRLC_GPM_TIMER_INT_3 0x4c11 |
|---|
| 10419 | #define regRLC_GPM_TIMER_INT_3_BASE_IDX 1 |
|---|
| 10420 | #define regRLC_GPM_TIMER_INT_4 0x4c12 |
|---|
| 10421 | #define regRLC_GPM_TIMER_INT_4_BASE_IDX 1 |
|---|
| 10422 | #define regRLC_GPM_TIMER_CTRL 0x4c13 |
|---|
| 10423 | #define regRLC_GPM_TIMER_CTRL_BASE_IDX 1 |
|---|
| 10424 | #define regRLC_GPM_TIMER_STAT 0x4c14 |
|---|
| 10425 | #define regRLC_GPM_TIMER_STAT_BASE_IDX 1 |
|---|
| 10426 | #define regRLC_GPM_LEGACY_INT_STAT 0x4c16 |
|---|
| 10427 | #define regRLC_GPM_LEGACY_INT_STAT_BASE_IDX 1 |
|---|
| 10428 | #define regRLC_GPM_LEGACY_INT_CLEAR 0x4c17 |
|---|
| 10429 | #define regRLC_GPM_LEGACY_INT_CLEAR_BASE_IDX 1 |
|---|
| 10430 | #define regRLC_INT_STAT 0x4c18 |
|---|
| 10431 | #define regRLC_INT_STAT_BASE_IDX 1 |
|---|
| 10432 | #define regRLC_MGCG_CTRL 0x4c1a |
|---|
| 10433 | #define regRLC_MGCG_CTRL_BASE_IDX 1 |
|---|
| 10434 | #define regRLC_JUMP_TABLE_RESTORE 0x4c1e |
|---|
| 10435 | #define regRLC_JUMP_TABLE_RESTORE_BASE_IDX 1 |
|---|
| 10436 | #define regRLC_PG_DELAY_2 0x4c1f |
|---|
| 10437 | #define regRLC_PG_DELAY_2_BASE_IDX 1 |
|---|
| 10438 | #define regRLC_GPU_CLOCK_COUNT_LSB 0x4c24 |
|---|
| 10439 | #define regRLC_GPU_CLOCK_COUNT_LSB_BASE_IDX 1 |
|---|
| 10440 | #define regRLC_GPU_CLOCK_COUNT_MSB 0x4c25 |
|---|
| 10441 | #define regRLC_GPU_CLOCK_COUNT_MSB_BASE_IDX 1 |
|---|
| 10442 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT 0x4c26 |
|---|
| 10443 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_BASE_IDX 1 |
|---|
| 10444 | #define regRLC_UCODE_CNTL 0x4c27 |
|---|
| 10445 | #define regRLC_UCODE_CNTL_BASE_IDX 1 |
|---|
| 10446 | #define regRLC_GPM_THREAD_RESET 0x4c28 |
|---|
| 10447 | #define regRLC_GPM_THREAD_RESET_BASE_IDX 1 |
|---|
| 10448 | #define regRLC_GPM_CP_DMA_COMPLETE_T0 0x4c29 |
|---|
| 10449 | #define regRLC_GPM_CP_DMA_COMPLETE_T0_BASE_IDX 1 |
|---|
| 10450 | #define regRLC_GPM_CP_DMA_COMPLETE_T1 0x4c2a |
|---|
| 10451 | #define regRLC_GPM_CP_DMA_COMPLETE_T1_BASE_IDX 1 |
|---|
| 10452 | #define regRLC_GPM_THREAD_INVALIDATE_CACHE 0x4c2b |
|---|
| 10453 | #define regRLC_GPM_THREAD_INVALIDATE_CACHE_BASE_IDX 1 |
|---|
| 10454 | #define regRLC_CLK_COUNT_GFXCLK_LSB 0x4c30 |
|---|
| 10455 | #define regRLC_CLK_COUNT_GFXCLK_LSB_BASE_IDX 1 |
|---|
| 10456 | #define regRLC_CLK_COUNT_GFXCLK_MSB 0x4c31 |
|---|
| 10457 | #define regRLC_CLK_COUNT_GFXCLK_MSB_BASE_IDX 1 |
|---|
| 10458 | #define regRLC_CLK_COUNT_REFCLK_LSB 0x4c32 |
|---|
| 10459 | #define regRLC_CLK_COUNT_REFCLK_LSB_BASE_IDX 1 |
|---|
| 10460 | #define regRLC_CLK_COUNT_REFCLK_MSB 0x4c33 |
|---|
| 10461 | #define regRLC_CLK_COUNT_REFCLK_MSB_BASE_IDX 1 |
|---|
| 10462 | #define regRLC_CLK_COUNT_CTRL 0x4c34 |
|---|
| 10463 | #define regRLC_CLK_COUNT_CTRL_BASE_IDX 1 |
|---|
| 10464 | #define regRLC_CLK_COUNT_STAT 0x4c35 |
|---|
| 10465 | #define regRLC_CLK_COUNT_STAT_BASE_IDX 1 |
|---|
| 10466 | #define regRLC_RLCG_DOORBELL_CNTL 0x4c36 |
|---|
| 10467 | #define regRLC_RLCG_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 10468 | #define regRLC_RLCG_DOORBELL_STAT 0x4c37 |
|---|
| 10469 | #define regRLC_RLCG_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 10470 | #define regRLC_RLCG_DOORBELL_0_DATA_LO 0x4c38 |
|---|
| 10471 | #define regRLC_RLCG_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 10472 | #define regRLC_RLCG_DOORBELL_0_DATA_HI 0x4c39 |
|---|
| 10473 | #define regRLC_RLCG_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
| 10474 | #define regRLC_RLCG_DOORBELL_1_DATA_LO 0x4c3a |
|---|
| 10475 | #define regRLC_RLCG_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 10476 | #define regRLC_RLCG_DOORBELL_1_DATA_HI 0x4c3b |
|---|
| 10477 | #define regRLC_RLCG_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 10478 | #define regRLC_RLCG_DOORBELL_2_DATA_LO 0x4c3c |
|---|
| 10479 | #define regRLC_RLCG_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 10480 | #define regRLC_RLCG_DOORBELL_2_DATA_HI 0x4c3d |
|---|
| 10481 | #define regRLC_RLCG_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 10482 | #define regRLC_RLCG_DOORBELL_3_DATA_LO 0x4c3e |
|---|
| 10483 | #define regRLC_RLCG_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 10484 | #define regRLC_RLCG_DOORBELL_3_DATA_HI 0x4c3f |
|---|
| 10485 | #define regRLC_RLCG_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 10486 | #define regRLC_GPU_CLOCK_32_RES_SEL 0x4c41 |
|---|
| 10487 | #define regRLC_GPU_CLOCK_32_RES_SEL_BASE_IDX 1 |
|---|
| 10488 | #define regRLC_GPU_CLOCK_32 0x4c42 |
|---|
| 10489 | #define regRLC_GPU_CLOCK_32_BASE_IDX 1 |
|---|
| 10490 | #define regRLC_PG_CNTL 0x4c43 |
|---|
| 10491 | #define regRLC_PG_CNTL_BASE_IDX 1 |
|---|
| 10492 | #define regRLC_GPM_THREAD_PRIORITY 0x4c44 |
|---|
| 10493 | #define regRLC_GPM_THREAD_PRIORITY_BASE_IDX 1 |
|---|
| 10494 | #define regRLC_GPM_THREAD_ENABLE 0x4c45 |
|---|
| 10495 | #define regRLC_GPM_THREAD_ENABLE_BASE_IDX 1 |
|---|
| 10496 | #define regRLC_RLCG_DOORBELL_RANGE 0x4c47 |
|---|
| 10497 | #define regRLC_RLCG_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 10498 | #define regRLC_CGTT_MGCG_OVERRIDE 0x4c48 |
|---|
| 10499 | #define regRLC_CGTT_MGCG_OVERRIDE_BASE_IDX 1 |
|---|
| 10500 | #define regRLC_CGCG_CGLS_CTRL 0x4c49 |
|---|
| 10501 | #define regRLC_CGCG_CGLS_CTRL_BASE_IDX 1 |
|---|
| 10502 | #define regRLC_CGCG_RAMP_CTRL 0x4c4a |
|---|
| 10503 | #define regRLC_CGCG_RAMP_CTRL_BASE_IDX 1 |
|---|
| 10504 | #define regRLC_DYN_PG_STATUS 0x4c4b |
|---|
| 10505 | #define regRLC_DYN_PG_STATUS_BASE_IDX 1 |
|---|
| 10506 | #define regRLC_DYN_PG_REQUEST 0x4c4c |
|---|
| 10507 | #define regRLC_DYN_PG_REQUEST_BASE_IDX 1 |
|---|
| 10508 | #define regRLC_PG_DELAY 0x4c4d |
|---|
| 10509 | #define regRLC_PG_DELAY_BASE_IDX 1 |
|---|
| 10510 | #define regRLC_WGP_STATUS 0x4c4e |
|---|
| 10511 | #define regRLC_WGP_STATUS_BASE_IDX 1 |
|---|
| 10512 | #define regRLC_PG_ALWAYS_ON_WGP_MASK 0x4c53 |
|---|
| 10513 | #define regRLC_PG_ALWAYS_ON_WGP_MASK_BASE_IDX 1 |
|---|
| 10514 | #define regRLC_MAX_PG_WGP 0x4c54 |
|---|
| 10515 | #define regRLC_MAX_PG_WGP_BASE_IDX 1 |
|---|
| 10516 | #define regRLC_AUTO_PG_CTRL 0x4c55 |
|---|
| 10517 | #define regRLC_AUTO_PG_CTRL_BASE_IDX 1 |
|---|
| 10518 | #define regRLC_SERDES_RD_INDEX 0x4c59 |
|---|
| 10519 | #define regRLC_SERDES_RD_INDEX_BASE_IDX 1 |
|---|
| 10520 | #define regRLC_SERDES_RD_DATA_0 0x4c5a |
|---|
| 10521 | #define regRLC_SERDES_RD_DATA_0_BASE_IDX 1 |
|---|
| 10522 | #define regRLC_SERDES_RD_DATA_1 0x4c5b |
|---|
| 10523 | #define regRLC_SERDES_RD_DATA_1_BASE_IDX 1 |
|---|
| 10524 | #define regRLC_SERDES_RD_DATA_2 0x4c5c |
|---|
| 10525 | #define regRLC_SERDES_RD_DATA_2_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 10531 | #define regRLC_SERDES_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 10539 | #define regRLC_GPM_GENERAL_1_BASE_IDX 1 |
|---|
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|---|
| 10541 | #define regRLC_GPM_GENERAL_2_BASE_IDX 1 |
|---|
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|---|
| 10543 | #define regRLC_GPM_GENERAL_3_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 10547 | #define regRLC_GPM_GENERAL_5_BASE_IDX 1 |
|---|
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|---|
| 10549 | #define regRLC_GPM_GENERAL_6_BASE_IDX 1 |
|---|
| 10550 | #define regRLC_GPM_GENERAL_7 0x4c6a |
|---|
| 10551 | #define regRLC_GPM_GENERAL_7_BASE_IDX 1 |
|---|
| 10552 | #define regRLC_STATIC_PG_STATUS 0x4c6e |
|---|
| 10553 | #define regRLC_STATIC_PG_STATUS_BASE_IDX 1 |
|---|
| 10554 | #define regRLC_GPM_GENERAL_16 0x4c76 |
|---|
| 10555 | #define regRLC_GPM_GENERAL_16_BASE_IDX 1 |
|---|
| 10556 | #define regRLC_PG_DELAY_3 0x4c78 |
|---|
| 10557 | #define regRLC_PG_DELAY_3_BASE_IDX 1 |
|---|
| 10558 | #define regRLC_GPR_REG1 0x4c79 |
|---|
| 10559 | #define regRLC_GPR_REG1_BASE_IDX 1 |
|---|
| 10560 | #define regRLC_GPR_REG2 0x4c7a |
|---|
| 10561 | #define regRLC_GPR_REG2_BASE_IDX 1 |
|---|
| 10562 | #define regRLC_GPM_INT_DISABLE_TH0 0x4c7c |
|---|
| 10563 | #define regRLC_GPM_INT_DISABLE_TH0_BASE_IDX 1 |
|---|
| 10564 | #define regRLC_GPM_LEGACY_INT_DISABLE 0x4c7d |
|---|
| 10565 | #define regRLC_GPM_LEGACY_INT_DISABLE_BASE_IDX 1 |
|---|
| 10566 | #define regRLC_GPM_INT_FORCE_TH0 0x4c7e |
|---|
| 10567 | #define regRLC_GPM_INT_FORCE_TH0_BASE_IDX 1 |
|---|
| 10568 | #define regRLC_SRM_CNTL 0x4c80 |
|---|
| 10569 | #define regRLC_SRM_CNTL_BASE_IDX 1 |
|---|
| 10570 | #define regRLC_SRM_GPM_COMMAND_STATUS 0x4c88 |
|---|
| 10571 | #define regRLC_SRM_GPM_COMMAND_STATUS_BASE_IDX 1 |
|---|
| 10572 | #define regRLC_SRM_INDEX_CNTL_ADDR_0 0x4c8b |
|---|
| 10573 | #define regRLC_SRM_INDEX_CNTL_ADDR_0_BASE_IDX 1 |
|---|
| 10574 | #define regRLC_SRM_INDEX_CNTL_ADDR_1 0x4c8c |
|---|
| 10575 | #define regRLC_SRM_INDEX_CNTL_ADDR_1_BASE_IDX 1 |
|---|
| 10576 | #define regRLC_SRM_INDEX_CNTL_ADDR_2 0x4c8d |
|---|
| 10577 | #define regRLC_SRM_INDEX_CNTL_ADDR_2_BASE_IDX 1 |
|---|
| 10578 | #define regRLC_SRM_INDEX_CNTL_ADDR_3 0x4c8e |
|---|
| 10579 | #define regRLC_SRM_INDEX_CNTL_ADDR_3_BASE_IDX 1 |
|---|
| 10580 | #define regRLC_SRM_INDEX_CNTL_ADDR_4 0x4c8f |
|---|
| 10581 | #define regRLC_SRM_INDEX_CNTL_ADDR_4_BASE_IDX 1 |
|---|
| 10582 | #define regRLC_SRM_INDEX_CNTL_ADDR_5 0x4c90 |
|---|
| 10583 | #define regRLC_SRM_INDEX_CNTL_ADDR_5_BASE_IDX 1 |
|---|
| 10584 | #define regRLC_SRM_INDEX_CNTL_ADDR_6 0x4c91 |
|---|
| 10585 | #define regRLC_SRM_INDEX_CNTL_ADDR_6_BASE_IDX 1 |
|---|
| 10586 | #define regRLC_SRM_INDEX_CNTL_ADDR_7 0x4c92 |
|---|
| 10587 | #define regRLC_SRM_INDEX_CNTL_ADDR_7_BASE_IDX 1 |
|---|
| 10588 | #define regRLC_SRM_INDEX_CNTL_DATA_0 0x4c93 |
|---|
| 10589 | #define regRLC_SRM_INDEX_CNTL_DATA_0_BASE_IDX 1 |
|---|
| 10590 | #define regRLC_SRM_INDEX_CNTL_DATA_1 0x4c94 |
|---|
| 10591 | #define regRLC_SRM_INDEX_CNTL_DATA_1_BASE_IDX 1 |
|---|
| 10592 | #define regRLC_SRM_INDEX_CNTL_DATA_2 0x4c95 |
|---|
| 10593 | #define regRLC_SRM_INDEX_CNTL_DATA_2_BASE_IDX 1 |
|---|
| 10594 | #define regRLC_SRM_INDEX_CNTL_DATA_3 0x4c96 |
|---|
| 10595 | #define regRLC_SRM_INDEX_CNTL_DATA_3_BASE_IDX 1 |
|---|
| 10596 | #define regRLC_SRM_INDEX_CNTL_DATA_4 0x4c97 |
|---|
| 10597 | #define regRLC_SRM_INDEX_CNTL_DATA_4_BASE_IDX 1 |
|---|
| 10598 | #define regRLC_SRM_INDEX_CNTL_DATA_5 0x4c98 |
|---|
| 10599 | #define regRLC_SRM_INDEX_CNTL_DATA_5_BASE_IDX 1 |
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| 10600 | #define regRLC_SRM_INDEX_CNTL_DATA_6 0x4c99 |
|---|
| 10601 | #define regRLC_SRM_INDEX_CNTL_DATA_6_BASE_IDX 1 |
|---|
| 10602 | #define regRLC_SRM_INDEX_CNTL_DATA_7 0x4c9a |
|---|
| 10603 | #define regRLC_SRM_INDEX_CNTL_DATA_7_BASE_IDX 1 |
|---|
| 10604 | #define regRLC_SRM_STAT 0x4c9b |
|---|
| 10605 | #define regRLC_SRM_STAT_BASE_IDX 1 |
|---|
| 10606 | #define regRLC_GPM_GENERAL_8 0x4cad |
|---|
| 10607 | #define regRLC_GPM_GENERAL_8_BASE_IDX 1 |
|---|
| 10608 | #define regRLC_GPM_GENERAL_9 0x4cae |
|---|
| 10609 | #define regRLC_GPM_GENERAL_9_BASE_IDX 1 |
|---|
| 10610 | #define regRLC_GPM_GENERAL_10 0x4caf |
|---|
| 10611 | #define regRLC_GPM_GENERAL_10_BASE_IDX 1 |
|---|
| 10612 | #define regRLC_GPM_GENERAL_11 0x4cb0 |
|---|
| 10613 | #define regRLC_GPM_GENERAL_11_BASE_IDX 1 |
|---|
| 10614 | #define regRLC_GPM_GENERAL_12 0x4cb1 |
|---|
| 10615 | #define regRLC_GPM_GENERAL_12_BASE_IDX 1 |
|---|
| 10616 | #define regRLC_GPM_UTCL1_CNTL_0 0x4cb2 |
|---|
| 10617 | #define regRLC_GPM_UTCL1_CNTL_0_BASE_IDX 1 |
|---|
| 10618 | #define regRLC_GPM_UTCL1_CNTL_1 0x4cb3 |
|---|
| 10619 | #define regRLC_GPM_UTCL1_CNTL_1_BASE_IDX 1 |
|---|
| 10620 | #define regRLC_GPM_UTCL1_CNTL_2 0x4cb4 |
|---|
| 10621 | #define regRLC_GPM_UTCL1_CNTL_2_BASE_IDX 1 |
|---|
| 10622 | #define regRLC_SPM_UTCL1_CNTL 0x4cb5 |
|---|
| 10623 | #define regRLC_SPM_UTCL1_CNTL_BASE_IDX 1 |
|---|
| 10624 | #define regRLC_UTCL1_STATUS_2 0x4cb6 |
|---|
| 10625 | #define regRLC_UTCL1_STATUS_2_BASE_IDX 1 |
|---|
| 10626 | #define regRLC_SPM_UTCL1_ERROR_1 0x4cbc |
|---|
| 10627 | #define regRLC_SPM_UTCL1_ERROR_1_BASE_IDX 1 |
|---|
| 10628 | #define regRLC_SPM_UTCL1_ERROR_2 0x4cbd |
|---|
| 10629 | #define regRLC_SPM_UTCL1_ERROR_2_BASE_IDX 1 |
|---|
| 10630 | #define regRLC_GPM_UTCL1_TH0_ERROR_1 0x4cbe |
|---|
| 10631 | #define regRLC_GPM_UTCL1_TH0_ERROR_1_BASE_IDX 1 |
|---|
| 10632 | #define regRLC_GPM_UTCL1_TH0_ERROR_2 0x4cc0 |
|---|
| 10633 | #define regRLC_GPM_UTCL1_TH0_ERROR_2_BASE_IDX 1 |
|---|
| 10634 | #define regRLC_GPM_UTCL1_TH1_ERROR_1 0x4cc1 |
|---|
| 10635 | #define regRLC_GPM_UTCL1_TH1_ERROR_1_BASE_IDX 1 |
|---|
| 10636 | #define regRLC_GPM_UTCL1_TH1_ERROR_2 0x4cc2 |
|---|
| 10637 | #define regRLC_GPM_UTCL1_TH1_ERROR_2_BASE_IDX 1 |
|---|
| 10638 | #define regRLC_GPM_UTCL1_TH2_ERROR_1 0x4cc3 |
|---|
| 10639 | #define regRLC_GPM_UTCL1_TH2_ERROR_1_BASE_IDX 1 |
|---|
| 10640 | #define regRLC_GPM_UTCL1_TH2_ERROR_2 0x4cc4 |
|---|
| 10641 | #define regRLC_GPM_UTCL1_TH2_ERROR_2_BASE_IDX 1 |
|---|
| 10642 | #define regRLC_CGCG_CGLS_CTRL_3D 0x4cc5 |
|---|
| 10643 | #define regRLC_CGCG_CGLS_CTRL_3D_BASE_IDX 1 |
|---|
| 10644 | #define regRLC_CGCG_RAMP_CTRL_3D 0x4cc6 |
|---|
| 10645 | #define regRLC_CGCG_RAMP_CTRL_3D_BASE_IDX 1 |
|---|
| 10646 | #define regRLC_SEMAPHORE_0 0x4cc7 |
|---|
| 10647 | #define regRLC_SEMAPHORE_0_BASE_IDX 1 |
|---|
| 10648 | #define regRLC_SEMAPHORE_1 0x4cc8 |
|---|
| 10649 | #define regRLC_SEMAPHORE_1_BASE_IDX 1 |
|---|
| 10650 | #define regRLC_SEMAPHORE_2 0x4cc9 |
|---|
| 10651 | #define regRLC_SEMAPHORE_2_BASE_IDX 1 |
|---|
| 10652 | #define regRLC_SEMAPHORE_3 0x4cca |
|---|
| 10653 | #define regRLC_SEMAPHORE_3_BASE_IDX 1 |
|---|
| 10654 | #define regRLC_PACE_INT_STAT 0x4ccc |
|---|
| 10655 | #define regRLC_PACE_INT_STAT_BASE_IDX 1 |
|---|
| 10656 | #define regRLC_UTCL1_STATUS 0x4cd4 |
|---|
| 10657 | #define regRLC_UTCL1_STATUS_BASE_IDX 1 |
|---|
| 10658 | #define regRLC_R2I_CNTL_0 0x4cd5 |
|---|
| 10659 | #define regRLC_R2I_CNTL_0_BASE_IDX 1 |
|---|
| 10660 | #define regRLC_R2I_CNTL_1 0x4cd6 |
|---|
| 10661 | #define regRLC_R2I_CNTL_1_BASE_IDX 1 |
|---|
| 10662 | #define regRLC_R2I_CNTL_2 0x4cd7 |
|---|
| 10663 | #define regRLC_R2I_CNTL_2_BASE_IDX 1 |
|---|
| 10664 | #define regRLC_R2I_CNTL_3 0x4cd8 |
|---|
| 10665 | #define regRLC_R2I_CNTL_3_BASE_IDX 1 |
|---|
| 10666 | #define regRLC_GPM_INT_STAT_TH0 0x4cdc |
|---|
| 10667 | #define regRLC_GPM_INT_STAT_TH0_BASE_IDX 1 |
|---|
| 10668 | #define regRLC_GPM_GENERAL_13 0x4cdd |
|---|
| 10669 | #define regRLC_GPM_GENERAL_13_BASE_IDX 1 |
|---|
| 10670 | #define regRLC_GPM_GENERAL_14 0x4cde |
|---|
| 10671 | #define regRLC_GPM_GENERAL_14_BASE_IDX 1 |
|---|
| 10672 | #define regRLC_GPM_GENERAL_15 0x4cdf |
|---|
| 10673 | #define regRLC_GPM_GENERAL_15_BASE_IDX 1 |
|---|
| 10674 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_1 0x4cea |
|---|
| 10675 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_1_BASE_IDX 1 |
|---|
| 10676 | #define regRLC_GPU_CLOCK_COUNT_LSB_2 0x4ceb |
|---|
| 10677 | #define regRLC_GPU_CLOCK_COUNT_LSB_2_BASE_IDX 1 |
|---|
| 10678 | #define regRLC_GPU_CLOCK_COUNT_MSB_2 0x4cec |
|---|
| 10679 | #define regRLC_GPU_CLOCK_COUNT_MSB_2_BASE_IDX 1 |
|---|
| 10680 | #define regRLC_PACE_INT_DISABLE 0x4ced |
|---|
| 10681 | #define regRLC_PACE_INT_DISABLE_BASE_IDX 1 |
|---|
| 10682 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_2 0x4cef |
|---|
| 10683 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_2_BASE_IDX 1 |
|---|
| 10684 | #define regRLC_RLCV_DOORBELL_RANGE 0x4cf0 |
|---|
| 10685 | #define regRLC_RLCV_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 10686 | #define regRLC_RLCV_DOORBELL_CNTL 0x4cf1 |
|---|
| 10687 | #define regRLC_RLCV_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 10688 | #define regRLC_RLCV_DOORBELL_STAT 0x4cf2 |
|---|
| 10689 | #define regRLC_RLCV_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 10690 | #define regRLC_RLCV_DOORBELL_0_DATA_LO 0x4cf3 |
|---|
| 10691 | #define regRLC_RLCV_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 10692 | #define regRLC_RLCV_DOORBELL_0_DATA_HI 0x4cf4 |
|---|
| 10693 | #define regRLC_RLCV_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
| 10694 | #define regRLC_RLCV_DOORBELL_1_DATA_LO 0x4cf5 |
|---|
| 10695 | #define regRLC_RLCV_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 10696 | #define regRLC_RLCV_DOORBELL_1_DATA_HI 0x4cf6 |
|---|
| 10697 | #define regRLC_RLCV_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 10698 | #define regRLC_RLCV_DOORBELL_2_DATA_LO 0x4cf7 |
|---|
| 10699 | #define regRLC_RLCV_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 10700 | #define regRLC_RLCV_DOORBELL_2_DATA_HI 0x4cf8 |
|---|
| 10701 | #define regRLC_RLCV_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 10702 | #define regRLC_RLCV_DOORBELL_3_DATA_LO 0x4cf9 |
|---|
| 10703 | #define regRLC_RLCV_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 10704 | #define regRLC_RLCV_DOORBELL_3_DATA_HI 0x4cfa |
|---|
| 10705 | #define regRLC_RLCV_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 10706 | #define regRLC_GPU_CLOCK_COUNT_LSB_1 0x4cfb |
|---|
| 10707 | #define regRLC_GPU_CLOCK_COUNT_LSB_1_BASE_IDX 1 |
|---|
| 10708 | #define regRLC_GPU_CLOCK_COUNT_MSB_1 0x4cfc |
|---|
| 10709 | #define regRLC_GPU_CLOCK_COUNT_MSB_1_BASE_IDX 1 |
|---|
| 10710 | #define regRLC_RLCV_SPARE_INT 0x4d00 |
|---|
| 10711 | #define regRLC_RLCV_SPARE_INT_BASE_IDX 1 |
|---|
| 10712 | #define regRLC_FIREWALL_VIOLATION 0x4d02 |
|---|
| 10713 | #define regRLC_FIREWALL_VIOLATION_BASE_IDX 1 |
|---|
| 10714 | #define regRLC_PACE_TIMER_INT_0 0x4d04 |
|---|
| 10715 | #define regRLC_PACE_TIMER_INT_0_BASE_IDX 1 |
|---|
| 10716 | #define regRLC_PACE_TIMER_INT_1 0x4d05 |
|---|
| 10717 | #define regRLC_PACE_TIMER_INT_1_BASE_IDX 1 |
|---|
| 10718 | #define regRLC_PACE_TIMER_CTRL 0x4d06 |
|---|
| 10719 | #define regRLC_PACE_TIMER_CTRL_BASE_IDX 1 |
|---|
| 10720 | #define regRLC_SMU_CLK_REQ 0x4d08 |
|---|
| 10721 | #define regRLC_SMU_CLK_REQ_BASE_IDX 1 |
|---|
| 10722 | #define regRLC_CP_STAT_INVAL_STAT 0x4d09 |
|---|
| 10723 | #define regRLC_CP_STAT_INVAL_STAT_BASE_IDX 1 |
|---|
| 10724 | #define regRLC_CP_STAT_INVAL_CTRL 0x4d0a |
|---|
| 10725 | #define regRLC_CP_STAT_INVAL_CTRL_BASE_IDX 1 |
|---|
| 10726 | #define regRLC_SPARE 0x4d0b |
|---|
| 10727 | #define regRLC_SPARE_BASE_IDX 1 |
|---|
| 10728 | #define regRLC_SPP_CTRL 0x4d0c |
|---|
| 10729 | #define regRLC_SPP_CTRL_BASE_IDX 1 |
|---|
| 10730 | #define regRLC_SPP_SHADER_PROFILE_EN 0x4d0d |
|---|
| 10731 | #define regRLC_SPP_SHADER_PROFILE_EN_BASE_IDX 1 |
|---|
| 10732 | #define regRLC_SPP_SSF_CAPTURE_EN 0x4d0e |
|---|
| 10733 | #define regRLC_SPP_SSF_CAPTURE_EN_BASE_IDX 1 |
|---|
| 10734 | #define regRLC_SPP_SSF_THRESHOLD_0 0x4d0f |
|---|
| 10735 | #define regRLC_SPP_SSF_THRESHOLD_0_BASE_IDX 1 |
|---|
| 10736 | #define regRLC_SPP_SSF_THRESHOLD_1 0x4d10 |
|---|
| 10737 | #define regRLC_SPP_SSF_THRESHOLD_1_BASE_IDX 1 |
|---|
| 10738 | #define regRLC_SPP_SSF_THRESHOLD_2 0x4d11 |
|---|
| 10739 | #define regRLC_SPP_SSF_THRESHOLD_2_BASE_IDX 1 |
|---|
| 10740 | #define regRLC_SPP_INFLIGHT_RD_ADDR 0x4d12 |
|---|
| 10741 | #define regRLC_SPP_INFLIGHT_RD_ADDR_BASE_IDX 1 |
|---|
| 10742 | #define regRLC_SPP_INFLIGHT_RD_DATA 0x4d13 |
|---|
| 10743 | #define regRLC_SPP_INFLIGHT_RD_DATA_BASE_IDX 1 |
|---|
| 10744 | #define regRLC_SPP_PROF_INFO_1 0x4d18 |
|---|
| 10745 | #define regRLC_SPP_PROF_INFO_1_BASE_IDX 1 |
|---|
| 10746 | #define regRLC_SPP_PROF_INFO_2 0x4d19 |
|---|
| 10747 | #define regRLC_SPP_PROF_INFO_2_BASE_IDX 1 |
|---|
| 10748 | #define regRLC_SPP_GLOBAL_SH_ID 0x4d1a |
|---|
| 10749 | #define regRLC_SPP_GLOBAL_SH_ID_BASE_IDX 1 |
|---|
| 10750 | #define regRLC_SPP_GLOBAL_SH_ID_VALID 0x4d1b |
|---|
| 10751 | #define regRLC_SPP_GLOBAL_SH_ID_VALID_BASE_IDX 1 |
|---|
| 10752 | #define regRLC_SPP_STATUS 0x4d1c |
|---|
| 10753 | #define regRLC_SPP_STATUS_BASE_IDX 1 |
|---|
| 10754 | #define regRLC_SPP_PVT_STAT_0 0x4d1d |
|---|
| 10755 | #define regRLC_SPP_PVT_STAT_0_BASE_IDX 1 |
|---|
| 10756 | #define regRLC_SPP_PVT_STAT_1 0x4d1e |
|---|
| 10757 | #define regRLC_SPP_PVT_STAT_1_BASE_IDX 1 |
|---|
| 10758 | #define regRLC_SPP_PVT_STAT_2 0x4d1f |
|---|
| 10759 | #define regRLC_SPP_PVT_STAT_2_BASE_IDX 1 |
|---|
| 10760 | #define regRLC_SPP_PVT_STAT_3 0x4d20 |
|---|
| 10761 | #define regRLC_SPP_PVT_STAT_3_BASE_IDX 1 |
|---|
| 10762 | #define regRLC_SPP_PVT_LEVEL_MAX 0x4d21 |
|---|
| 10763 | #define regRLC_SPP_PVT_LEVEL_MAX_BASE_IDX 1 |
|---|
| 10764 | #define regRLC_SPP_STALL_STATE_UPDATE 0x4d22 |
|---|
| 10765 | #define regRLC_SPP_STALL_STATE_UPDATE_BASE_IDX 1 |
|---|
| 10766 | #define regRLC_SPP_PBB_INFO 0x4d23 |
|---|
| 10767 | #define regRLC_SPP_PBB_INFO_BASE_IDX 1 |
|---|
| 10768 | #define regRLC_SPP_RESET 0x4d24 |
|---|
| 10769 | #define regRLC_SPP_RESET_BASE_IDX 1 |
|---|
| 10770 | #define regRLC_RLCP_DOORBELL_RANGE 0x4d26 |
|---|
| 10771 | #define regRLC_RLCP_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 10772 | #define regRLC_RLCP_DOORBELL_CNTL 0x4d27 |
|---|
| 10773 | #define regRLC_RLCP_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 10774 | #define regRLC_RLCP_DOORBELL_STAT 0x4d28 |
|---|
| 10775 | #define regRLC_RLCP_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 10776 | #define regRLC_RLCP_DOORBELL_0_DATA_LO 0x4d29 |
|---|
| 10777 | #define regRLC_RLCP_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 10778 | #define regRLC_RLCP_DOORBELL_0_DATA_HI 0x4d2a |
|---|
| 10779 | #define regRLC_RLCP_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
| 10780 | #define regRLC_RLCP_DOORBELL_1_DATA_LO 0x4d2b |
|---|
| 10781 | #define regRLC_RLCP_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 10782 | #define regRLC_RLCP_DOORBELL_1_DATA_HI 0x4d2c |
|---|
| 10783 | #define regRLC_RLCP_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 10784 | #define regRLC_RLCP_DOORBELL_2_DATA_LO 0x4d2d |
|---|
| 10785 | #define regRLC_RLCP_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 10786 | #define regRLC_RLCP_DOORBELL_2_DATA_HI 0x4d2e |
|---|
| 10787 | #define regRLC_RLCP_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 10788 | #define regRLC_RLCP_DOORBELL_3_DATA_LO 0x4d2f |
|---|
| 10789 | #define regRLC_RLCP_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 10790 | #define regRLC_RLCP_DOORBELL_3_DATA_HI 0x4d30 |
|---|
| 10791 | #define regRLC_RLCP_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 10792 | #define regRLC_CAC_MASK_CNTL 0x4d45 |
|---|
| 10793 | #define regRLC_CAC_MASK_CNTL_BASE_IDX 1 |
|---|
| 10794 | #define regRLC_POWER_RESIDENCY_CNTR_CTRL 0x4d48 |
|---|
| 10795 | #define regRLC_POWER_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10796 | #define regRLC_CLK_RESIDENCY_CNTR_CTRL 0x4d49 |
|---|
| 10797 | #define regRLC_CLK_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10798 | #define regRLC_DS_RESIDENCY_CNTR_CTRL 0x4d4a |
|---|
| 10799 | #define regRLC_DS_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10800 | #define regRLC_ULV_RESIDENCY_CNTR_CTRL 0x4d4b |
|---|
| 10801 | #define regRLC_ULV_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10802 | #define regRLC_PCC_RESIDENCY_CNTR_CTRL 0x4d4c |
|---|
| 10803 | #define regRLC_PCC_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10804 | #define regRLC_GENERAL_RESIDENCY_CNTR_CTRL 0x4d4d |
|---|
| 10805 | #define regRLC_GENERAL_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 10806 | #define regRLC_POWER_RESIDENCY_EVENT_CNTR 0x4d50 |
|---|
| 10807 | #define regRLC_POWER_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10808 | #define regRLC_CLK_RESIDENCY_EVENT_CNTR 0x4d51 |
|---|
| 10809 | #define regRLC_CLK_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10810 | #define regRLC_DS_RESIDENCY_EVENT_CNTR 0x4d52 |
|---|
| 10811 | #define regRLC_DS_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10812 | #define regRLC_ULV_RESIDENCY_EVENT_CNTR 0x4d53 |
|---|
| 10813 | #define regRLC_ULV_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10814 | #define regRLC_PCC_RESIDENCY_EVENT_CNTR 0x4d54 |
|---|
| 10815 | #define regRLC_PCC_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10816 | #define regRLC_GENERAL_RESIDENCY_EVENT_CNTR 0x4d55 |
|---|
| 10817 | #define regRLC_GENERAL_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 10818 | #define regRLC_POWER_RESIDENCY_REF_CNTR 0x4d58 |
|---|
| 10819 | #define regRLC_POWER_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10820 | #define regRLC_CLK_RESIDENCY_REF_CNTR 0x4d59 |
|---|
| 10821 | #define regRLC_CLK_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10822 | #define regRLC_DS_RESIDENCY_REF_CNTR 0x4d5a |
|---|
| 10823 | #define regRLC_DS_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10824 | #define regRLC_ULV_RESIDENCY_REF_CNTR 0x4d5b |
|---|
| 10825 | #define regRLC_ULV_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10826 | #define regRLC_PCC_RESIDENCY_REF_CNTR 0x4d5c |
|---|
| 10827 | #define regRLC_PCC_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10828 | #define regRLC_GENERAL_RESIDENCY_REF_CNTR 0x4d5d |
|---|
| 10829 | #define regRLC_GENERAL_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 10830 | #define regRLC_GFX_IH_CLIENT_CTRL 0x4d5e |
|---|
| 10831 | #define regRLC_GFX_IH_CLIENT_CTRL_BASE_IDX 1 |
|---|
| 10832 | #define regRLC_GFX_IH_ARBITER_STAT 0x4d5f |
|---|
| 10833 | #define regRLC_GFX_IH_ARBITER_STAT_BASE_IDX 1 |
|---|
| 10834 | #define regRLC_GFX_IH_CLIENT_SE_STAT_L 0x4d60 |
|---|
| 10835 | #define regRLC_GFX_IH_CLIENT_SE_STAT_L_BASE_IDX 1 |
|---|
| 10836 | #define regRLC_GFX_IH_CLIENT_SE_STAT_H 0x4d61 |
|---|
| 10837 | #define regRLC_GFX_IH_CLIENT_SE_STAT_H_BASE_IDX 1 |
|---|
| 10838 | #define regRLC_GFX_IH_CLIENT_SDMA_STAT 0x4d62 |
|---|
| 10839 | #define regRLC_GFX_IH_CLIENT_SDMA_STAT_BASE_IDX 1 |
|---|
| 10840 | #define regRLC_GFX_IH_CLIENT_OTHER_STAT 0x4d63 |
|---|
| 10841 | #define regRLC_GFX_IH_CLIENT_OTHER_STAT_BASE_IDX 1 |
|---|
| 10842 | #define regRLC_SPM_GLOBAL_DELAY_IND_ADDR 0x4d64 |
|---|
| 10843 | #define regRLC_SPM_GLOBAL_DELAY_IND_ADDR_BASE_IDX 1 |
|---|
| 10844 | #define regRLC_SPM_GLOBAL_DELAY_IND_DATA 0x4d65 |
|---|
| 10845 | #define regRLC_SPM_GLOBAL_DELAY_IND_DATA_BASE_IDX 1 |
|---|
| 10846 | #define regRLC_SPM_SE_DELAY_IND_ADDR 0x4d66 |
|---|
| 10847 | #define regRLC_SPM_SE_DELAY_IND_ADDR_BASE_IDX 1 |
|---|
| 10848 | #define regRLC_SPM_SE_DELAY_IND_DATA 0x4d67 |
|---|
| 10849 | #define regRLC_SPM_SE_DELAY_IND_DATA_BASE_IDX 1 |
|---|
| 10850 | #define regRLC_LX6_CNTL 0x4d80 |
|---|
| 10851 | #define regRLC_LX6_CNTL_BASE_IDX 1 |
|---|
| 10852 | #define regRLC_XT_CORE_STATUS 0x4dd4 |
|---|
| 10853 | #define regRLC_XT_CORE_STATUS_BASE_IDX 1 |
|---|
| 10854 | #define regRLC_XT_CORE_INTERRUPT 0x4dd5 |
|---|
| 10855 | #define regRLC_XT_CORE_INTERRUPT_BASE_IDX 1 |
|---|
| 10856 | #define regRLC_XT_CORE_FAULT_INFO 0x4dd6 |
|---|
| 10857 | #define regRLC_XT_CORE_FAULT_INFO_BASE_IDX 1 |
|---|
| 10858 | #define regRLC_XT_CORE_ALT_RESET_VEC 0x4dd7 |
|---|
| 10859 | #define regRLC_XT_CORE_ALT_RESET_VEC_BASE_IDX 1 |
|---|
| 10860 | #define regRLC_XT_CORE_RESERVED 0x4dd8 |
|---|
| 10861 | #define regRLC_XT_CORE_RESERVED_BASE_IDX 1 |
|---|
| 10862 | #define regRLC_XT_INT_VEC_FORCE 0x4dd9 |
|---|
| 10863 | #define regRLC_XT_INT_VEC_FORCE_BASE_IDX 1 |
|---|
| 10864 | #define regRLC_XT_INT_VEC_CLEAR 0x4dda |
|---|
| 10865 | #define regRLC_XT_INT_VEC_CLEAR_BASE_IDX 1 |
|---|
| 10866 | #define regRLC_XT_INT_VEC_MUX_SEL 0x4ddb |
|---|
| 10867 | #define regRLC_XT_INT_VEC_MUX_SEL_BASE_IDX 1 |
|---|
| 10868 | #define regRLC_XT_INT_VEC_MUX_INT_SEL 0x4ddc |
|---|
| 10869 | #define regRLC_XT_INT_VEC_MUX_INT_SEL_BASE_IDX 1 |
|---|
| 10870 | #define regRLC_GPU_CLOCK_COUNT_SPM_LSB 0x4de4 |
|---|
| 10871 | #define regRLC_GPU_CLOCK_COUNT_SPM_LSB_BASE_IDX 1 |
|---|
| 10872 | #define regRLC_GPU_CLOCK_COUNT_SPM_MSB 0x4de5 |
|---|
| 10873 | #define regRLC_GPU_CLOCK_COUNT_SPM_MSB_BASE_IDX 1 |
|---|
| 10874 | #define regRLC_SPM_THREAD_TRACE_CTRL 0x4de6 |
|---|
| 10875 | #define regRLC_SPM_THREAD_TRACE_CTRL_BASE_IDX 1 |
|---|
| 10876 | #define regRLC_SPP_CAM_ADDR 0x4de8 |
|---|
| 10877 | #define regRLC_SPP_CAM_ADDR_BASE_IDX 1 |
|---|
| 10878 | #define regRLC_SPP_CAM_DATA 0x4de9 |
|---|
| 10879 | #define regRLC_SPP_CAM_DATA_BASE_IDX 1 |
|---|
| 10880 | #define regRLC_SPP_CAM_EXT_ADDR 0x4dea |
|---|
| 10881 | #define regRLC_SPP_CAM_EXT_ADDR_BASE_IDX 1 |
|---|
| 10882 | #define regRLC_SPP_CAM_EXT_DATA 0x4deb |
|---|
| 10883 | #define regRLC_SPP_CAM_EXT_DATA_BASE_IDX 1 |
|---|
| 10884 | #define regRLC_CPAXI_DOORBELL_MON_CTRL 0x4df1 |
|---|
| 10885 | #define regRLC_CPAXI_DOORBELL_MON_CTRL_BASE_IDX 1 |
|---|
| 10886 | #define regRLC_CPAXI_DOORBELL_MON_STAT 0x4df2 |
|---|
| 10887 | #define regRLC_CPAXI_DOORBELL_MON_STAT_BASE_IDX 1 |
|---|
| 10888 | #define regRLC_CPAXI_DOORBELL_MON_DATA_LSB 0x4df3 |
|---|
| 10889 | #define regRLC_CPAXI_DOORBELL_MON_DATA_LSB_BASE_IDX 1 |
|---|
| 10890 | #define regRLC_CPAXI_DOORBELL_MON_DATA_MSB 0x4df4 |
|---|
| 10891 | #define regRLC_CPAXI_DOORBELL_MON_DATA_MSB_BASE_IDX 1 |
|---|
| 10892 | #define regRLC_XT_DOORBELL_RANGE 0x4df5 |
|---|
| 10893 | #define regRLC_XT_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 10894 | #define regRLC_XT_DOORBELL_CNTL 0x4df6 |
|---|
| 10895 | #define regRLC_XT_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 10896 | #define regRLC_XT_DOORBELL_STAT 0x4df7 |
|---|
| 10897 | #define regRLC_XT_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 10898 | #define regRLC_XT_DOORBELL_0_DATA_LO 0x4df8 |
|---|
| 10899 | #define regRLC_XT_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 10900 | #define regRLC_XT_DOORBELL_0_DATA_HI 0x4df9 |
|---|
| 10901 | #define regRLC_XT_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
| 10902 | #define regRLC_XT_DOORBELL_1_DATA_LO 0x4dfa |
|---|
| 10903 | #define regRLC_XT_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 10904 | #define regRLC_XT_DOORBELL_1_DATA_HI 0x4dfb |
|---|
| 10905 | #define regRLC_XT_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 10906 | #define regRLC_XT_DOORBELL_2_DATA_LO 0x4dfc |
|---|
| 10907 | #define regRLC_XT_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 10908 | #define regRLC_XT_DOORBELL_2_DATA_HI 0x4dfd |
|---|
| 10909 | #define regRLC_XT_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 10910 | #define regRLC_XT_DOORBELL_3_DATA_LO 0x4dfe |
|---|
| 10911 | #define regRLC_XT_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 10912 | #define regRLC_XT_DOORBELL_3_DATA_HI 0x4dff |
|---|
| 10913 | #define regRLC_XT_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 10914 | #define regRLC_MEM_SLP_CNTL 0x4e00 |
|---|
| 10915 | #define regRLC_MEM_SLP_CNTL_BASE_IDX 1 |
|---|
| 10916 | #define regSMU_RLC_RESPONSE 0x4e01 |
|---|
| 10917 | #define regSMU_RLC_RESPONSE_BASE_IDX 1 |
|---|
| 10918 | #define regRLC_RLCV_SAFE_MODE 0x4e02 |
|---|
| 10919 | #define regRLC_RLCV_SAFE_MODE_BASE_IDX 1 |
|---|
| 10920 | #define regRLC_SMU_SAFE_MODE 0x4e03 |
|---|
| 10921 | #define regRLC_SMU_SAFE_MODE_BASE_IDX 1 |
|---|
| 10922 | #define regRLC_RLCV_COMMAND 0x4e04 |
|---|
| 10923 | #define regRLC_RLCV_COMMAND_BASE_IDX 1 |
|---|
| 10924 | #define regRLC_SMU_MESSAGE 0x4e05 |
|---|
| 10925 | #define regRLC_SMU_MESSAGE_BASE_IDX 1 |
|---|
| 10926 | #define regRLC_SMU_MESSAGE_1 0x4e06 |
|---|
| 10927 | #define regRLC_SMU_MESSAGE_1_BASE_IDX 1 |
|---|
| 10928 | #define regRLC_SMU_MESSAGE_2 0x4e07 |
|---|
| 10929 | #define regRLC_SMU_MESSAGE_2_BASE_IDX 1 |
|---|
| 10930 | #define regRLC_SRM_GPM_COMMAND 0x4e08 |
|---|
| 10931 | #define regRLC_SRM_GPM_COMMAND_BASE_IDX 1 |
|---|
| 10932 | #define regRLC_SRM_GPM_ABORT 0x4e09 |
|---|
| 10933 | #define regRLC_SRM_GPM_ABORT_BASE_IDX 1 |
|---|
| 10934 | #define regRLC_SMU_COMMAND 0x4e0a |
|---|
| 10935 | #define regRLC_SMU_COMMAND_BASE_IDX 1 |
|---|
| 10936 | #define regRLC_SMU_ARGUMENT_1 0x4e0b |
|---|
| 10937 | #define regRLC_SMU_ARGUMENT_1_BASE_IDX 1 |
|---|
| 10938 | #define regRLC_SMU_ARGUMENT_2 0x4e0c |
|---|
| 10939 | #define regRLC_SMU_ARGUMENT_2_BASE_IDX 1 |
|---|
| 10940 | #define regRLC_SMU_ARGUMENT_3 0x4e0d |
|---|
| 10941 | #define regRLC_SMU_ARGUMENT_3_BASE_IDX 1 |
|---|
| 10942 | #define regRLC_SMU_ARGUMENT_4 0x4e0e |
|---|
| 10943 | #define regRLC_SMU_ARGUMENT_4_BASE_IDX 1 |
|---|
| 10944 | #define regRLC_SMU_ARGUMENT_5 0x4e0f |
|---|
| 10945 | #define regRLC_SMU_ARGUMENT_5_BASE_IDX 1 |
|---|
| 10946 | #define regRLC_IMU_BOOTLOAD_ADDR_HI 0x4e10 |
|---|
| 10947 | #define regRLC_IMU_BOOTLOAD_ADDR_HI_BASE_IDX 1 |
|---|
| 10948 | #define regRLC_IMU_BOOTLOAD_ADDR_LO 0x4e11 |
|---|
| 10949 | #define regRLC_IMU_BOOTLOAD_ADDR_LO_BASE_IDX 1 |
|---|
| 10950 | #define regRLC_IMU_BOOTLOAD_SIZE 0x4e12 |
|---|
| 10951 | #define regRLC_IMU_BOOTLOAD_SIZE_BASE_IDX 1 |
|---|
| 10952 | #define regRLC_IMU_MISC 0x4e16 |
|---|
| 10953 | #define regRLC_IMU_MISC_BASE_IDX 1 |
|---|
| 10954 | #define regRLC_IMU_RESET_VECTOR 0x4e17 |
|---|
| 10955 | #define regRLC_IMU_RESET_VECTOR_BASE_IDX 1 |
|---|
| 10956 | |
|---|
| 10957 | |
|---|
| 10958 | // addressBlock: gc_rlcsdec |
|---|
| 10959 | // base address: 0x3b980 |
|---|
| 10960 | #define regRLC_RLCS_DEC_START 0x4e60 |
|---|
| 10961 | #define regRLC_RLCS_DEC_START_BASE_IDX 1 |
|---|
| 10962 | #define regRLC_RLCS_DEC_DUMP_ADDR 0x4e61 |
|---|
| 10963 | #define regRLC_RLCS_DEC_DUMP_ADDR_BASE_IDX 1 |
|---|
| 10964 | #define regRLC_RLCS_EXCEPTION_REG_1 0x4e62 |
|---|
| 10965 | #define regRLC_RLCS_EXCEPTION_REG_1_BASE_IDX 1 |
|---|
| 10966 | #define regRLC_RLCS_EXCEPTION_REG_2 0x4e63 |
|---|
| 10967 | #define regRLC_RLCS_EXCEPTION_REG_2_BASE_IDX 1 |
|---|
| 10968 | #define regRLC_RLCS_EXCEPTION_REG_3 0x4e64 |
|---|
| 10969 | #define regRLC_RLCS_EXCEPTION_REG_3_BASE_IDX 1 |
|---|
| 10970 | #define regRLC_RLCS_EXCEPTION_REG_4 0x4e65 |
|---|
| 10971 | #define regRLC_RLCS_EXCEPTION_REG_4_BASE_IDX 1 |
|---|
| 10972 | #define regRLC_RLCS_CGCG_REQUEST 0x4e66 |
|---|
| 10973 | #define regRLC_RLCS_CGCG_REQUEST_BASE_IDX 1 |
|---|
| 10974 | #define regRLC_RLCS_CGCG_STATUS 0x4e67 |
|---|
| 10975 | #define regRLC_RLCS_CGCG_STATUS_BASE_IDX 1 |
|---|
| 10976 | #define regRLC_RLCS_SOC_DS_CNTL 0x4e68 |
|---|
| 10977 | #define regRLC_RLCS_SOC_DS_CNTL_BASE_IDX 1 |
|---|
| 10978 | #define regRLC_RLCS_GFX_DS_CNTL 0x4e69 |
|---|
| 10979 | #define regRLC_RLCS_GFX_DS_CNTL_BASE_IDX 1 |
|---|
| 10980 | #define regRLC_RLCS_GFX_DS_ALLOW_MASK_CNTL 0x4e6a |
|---|
| 10981 | #define regRLC_RLCS_GFX_DS_ALLOW_MASK_CNTL_BASE_IDX 1 |
|---|
| 10982 | #define regRLC_GPM_STAT 0x4e6b |
|---|
| 10983 | #define regRLC_GPM_STAT_BASE_IDX 1 |
|---|
| 10984 | #define regRLC_RLCS_GPM_STAT 0x4e6b |
|---|
| 10985 | #define regRLC_RLCS_GPM_STAT_BASE_IDX 1 |
|---|
| 10986 | #define regRLC_RLCS_ABORTED_PD_SEQUENCE 0x4e6c |
|---|
| 10987 | #define regRLC_RLCS_ABORTED_PD_SEQUENCE_BASE_IDX 1 |
|---|
| 10988 | #define regRLC_RLCS_DIDT_FORCE_STALL 0x4e6d |
|---|
| 10989 | #define regRLC_RLCS_DIDT_FORCE_STALL_BASE_IDX 1 |
|---|
| 10990 | #define regRLC_RLCS_IOV_CMD_STATUS 0x4e6e |
|---|
| 10991 | #define regRLC_RLCS_IOV_CMD_STATUS_BASE_IDX 1 |
|---|
| 10992 | #define regRLC_RLCS_IOV_CNTX_LOC_SIZE 0x4e6f |
|---|
| 10993 | #define regRLC_RLCS_IOV_CNTX_LOC_SIZE_BASE_IDX 1 |
|---|
| 10994 | #define regRLC_RLCS_IOV_SCH_BLOCK 0x4e70 |
|---|
| 10995 | #define regRLC_RLCS_IOV_SCH_BLOCK_BASE_IDX 1 |
|---|
| 10996 | #define regRLC_RLCS_IOV_VM_BUSY_STATUS 0x4e71 |
|---|
| 10997 | #define regRLC_RLCS_IOV_VM_BUSY_STATUS_BASE_IDX 1 |
|---|
| 10998 | #define regRLC_RLCS_GPM_STAT_2 0x4e72 |
|---|
| 10999 | #define regRLC_RLCS_GPM_STAT_2_BASE_IDX 1 |
|---|
| 11000 | #define regRLC_RLCS_GRBM_SOFT_RESET 0x4e73 |
|---|
| 11001 | #define regRLC_RLCS_GRBM_SOFT_RESET_BASE_IDX 1 |
|---|
| 11002 | #define regRLC_RLCS_PG_CHANGE_STATUS 0x4e74 |
|---|
| 11003 | #define regRLC_RLCS_PG_CHANGE_STATUS_BASE_IDX 1 |
|---|
| 11004 | #define regRLC_RLCS_PG_CHANGE_READ 0x4e75 |
|---|
| 11005 | #define regRLC_RLCS_PG_CHANGE_READ_BASE_IDX 1 |
|---|
| 11006 | #define regRLC_RLCS_IH_SEMAPHORE 0x4e76 |
|---|
| 11007 | #define regRLC_RLCS_IH_SEMAPHORE_BASE_IDX 1 |
|---|
| 11008 | #define regRLC_RLCS_IH_COOKIE_SEMAPHORE 0x4e77 |
|---|
| 11009 | #define regRLC_RLCS_IH_COOKIE_SEMAPHORE_BASE_IDX 1 |
|---|
| 11010 | #define regRLC_RLCS_WGP_STATUS 0x4e78 |
|---|
| 11011 | #define regRLC_RLCS_WGP_STATUS_BASE_IDX 1 |
|---|
| 11012 | #define regRLC_RLCS_WGP_READ 0x4e79 |
|---|
| 11013 | #define regRLC_RLCS_WGP_READ_BASE_IDX 1 |
|---|
| 11014 | #define regRLC_RLCS_CP_INT_CTRL_1 0x4e7a |
|---|
| 11015 | #define regRLC_RLCS_CP_INT_CTRL_1_BASE_IDX 1 |
|---|
| 11016 | #define regRLC_RLCS_CP_INT_CTRL_2 0x4e7b |
|---|
| 11017 | #define regRLC_RLCS_CP_INT_CTRL_2_BASE_IDX 1 |
|---|
| 11018 | #define regRLC_RLCS_CP_INT_INFO_1 0x4e7c |
|---|
| 11019 | #define regRLC_RLCS_CP_INT_INFO_1_BASE_IDX 1 |
|---|
| 11020 | #define regRLC_RLCS_CP_INT_INFO_2 0x4e7d |
|---|
| 11021 | #define regRLC_RLCS_CP_INT_INFO_2_BASE_IDX 1 |
|---|
| 11022 | #define regRLC_RLCS_SPM_INT_CTRL 0x4e7e |
|---|
| 11023 | #define regRLC_RLCS_SPM_INT_CTRL_BASE_IDX 1 |
|---|
| 11024 | #define regRLC_RLCS_SPM_INT_INFO_1 0x4e7f |
|---|
| 11025 | #define regRLC_RLCS_SPM_INT_INFO_1_BASE_IDX 1 |
|---|
| 11026 | #define regRLC_RLCS_SPM_INT_INFO_2 0x4e80 |
|---|
| 11027 | #define regRLC_RLCS_SPM_INT_INFO_2_BASE_IDX 1 |
|---|
| 11028 | #define regRLC_RLCS_DSM_TRIG 0x4e81 |
|---|
| 11029 | #define regRLC_RLCS_DSM_TRIG_BASE_IDX 1 |
|---|
| 11030 | #define regRLC_RLCS_BOOTLOAD_STATUS 0x4e82 |
|---|
| 11031 | #define regRLC_RLCS_BOOTLOAD_STATUS_BASE_IDX 1 |
|---|
| 11032 | #define regRLC_RLCS_POWER_BRAKE_CNTL 0x4e83 |
|---|
| 11033 | #define regRLC_RLCS_POWER_BRAKE_CNTL_BASE_IDX 1 |
|---|
| 11034 | #define regRLC_RLCS_POWER_BRAKE_CNTL_TH1 0x4e84 |
|---|
| 11035 | #define regRLC_RLCS_POWER_BRAKE_CNTL_TH1_BASE_IDX 1 |
|---|
| 11036 | #define regRLC_RLCS_GRBM_IDLE_BUSY_STAT 0x4e85 |
|---|
| 11037 | #define regRLC_RLCS_GRBM_IDLE_BUSY_STAT_BASE_IDX 1 |
|---|
| 11038 | #define regRLC_RLCS_GRBM_IDLE_BUSY_INT_CNTL 0x4e86 |
|---|
| 11039 | #define regRLC_RLCS_GRBM_IDLE_BUSY_INT_CNTL_BASE_IDX 1 |
|---|
| 11040 | #define regRLC_RLCS_CMP_IDLE_CNTL 0x4e87 |
|---|
| 11041 | #define regRLC_RLCS_CMP_IDLE_CNTL_BASE_IDX 1 |
|---|
| 11042 | #define regRLC_RLCS_GENERAL_0 0x4e88 |
|---|
| 11043 | #define regRLC_RLCS_GENERAL_0_BASE_IDX 1 |
|---|
| 11044 | #define regRLC_RLCS_GENERAL_1 0x4e89 |
|---|
| 11045 | #define regRLC_RLCS_GENERAL_1_BASE_IDX 1 |
|---|
| 11046 | #define regRLC_RLCS_GENERAL_2 0x4e8a |
|---|
| 11047 | #define regRLC_RLCS_GENERAL_2_BASE_IDX 1 |
|---|
| 11048 | #define regRLC_RLCS_GENERAL_3 0x4e8b |
|---|
| 11049 | #define regRLC_RLCS_GENERAL_3_BASE_IDX 1 |
|---|
| 11050 | #define regRLC_RLCS_GENERAL_4 0x4e8c |
|---|
| 11051 | #define regRLC_RLCS_GENERAL_4_BASE_IDX 1 |
|---|
| 11052 | #define regRLC_RLCS_GENERAL_5 0x4e8d |
|---|
| 11053 | #define regRLC_RLCS_GENERAL_5_BASE_IDX 1 |
|---|
| 11054 | #define regRLC_RLCS_GENERAL_6 0x4e8e |
|---|
| 11055 | #define regRLC_RLCS_GENERAL_6_BASE_IDX 1 |
|---|
| 11056 | #define regRLC_RLCS_GENERAL_7 0x4e8f |
|---|
| 11057 | #define regRLC_RLCS_GENERAL_7_BASE_IDX 1 |
|---|
| 11058 | #define regRLC_RLCS_GENERAL_8 0x4e90 |
|---|
| 11059 | #define regRLC_RLCS_GENERAL_8_BASE_IDX 1 |
|---|
| 11060 | #define regRLC_RLCS_GENERAL_9 0x4e91 |
|---|
| 11061 | #define regRLC_RLCS_GENERAL_9_BASE_IDX 1 |
|---|
| 11062 | #define regRLC_RLCS_GENERAL_10 0x4e92 |
|---|
| 11063 | #define regRLC_RLCS_GENERAL_10_BASE_IDX 1 |
|---|
| 11064 | #define regRLC_RLCS_GENERAL_11 0x4e93 |
|---|
| 11065 | #define regRLC_RLCS_GENERAL_11_BASE_IDX 1 |
|---|
| 11066 | #define regRLC_RLCS_GENERAL_12 0x4e94 |
|---|
| 11067 | #define regRLC_RLCS_GENERAL_12_BASE_IDX 1 |
|---|
| 11068 | #define regRLC_RLCS_GENERAL_13 0x4e95 |
|---|
| 11069 | #define regRLC_RLCS_GENERAL_13_BASE_IDX 1 |
|---|
| 11070 | #define regRLC_RLCS_GENERAL_14 0x4e96 |
|---|
| 11071 | #define regRLC_RLCS_GENERAL_14_BASE_IDX 1 |
|---|
| 11072 | #define regRLC_RLCS_GENERAL_15 0x4e97 |
|---|
| 11073 | #define regRLC_RLCS_GENERAL_15_BASE_IDX 1 |
|---|
| 11074 | #define regRLC_RLCS_GENERAL_16 0x4e98 |
|---|
| 11075 | #define regRLC_RLCS_GENERAL_16_BASE_IDX 1 |
|---|
| 11076 | #define regRLC_RLCS_AUXILIARY_REG_1 0x4ec5 |
|---|
| 11077 | #define regRLC_RLCS_AUXILIARY_REG_1_BASE_IDX 1 |
|---|
| 11078 | #define regRLC_RLCS_AUXILIARY_REG_2 0x4ec6 |
|---|
| 11079 | #define regRLC_RLCS_AUXILIARY_REG_2_BASE_IDX 1 |
|---|
| 11080 | #define regRLC_RLCS_AUXILIARY_REG_3 0x4ec7 |
|---|
| 11081 | #define regRLC_RLCS_AUXILIARY_REG_3_BASE_IDX 1 |
|---|
| 11082 | #define regRLC_RLCS_AUXILIARY_REG_4 0x4ec8 |
|---|
| 11083 | #define regRLC_RLCS_AUXILIARY_REG_4_BASE_IDX 1 |
|---|
| 11084 | #define regRLC_RLCS_SPM_SQTT_MODE 0x4ec9 |
|---|
| 11085 | #define regRLC_RLCS_SPM_SQTT_MODE_BASE_IDX 1 |
|---|
| 11086 | #define regRLC_RLCS_CP_DMA_SRCID_OVER 0x4eca |
|---|
| 11087 | #define regRLC_RLCS_CP_DMA_SRCID_OVER_BASE_IDX 1 |
|---|
| 11088 | #define regRLC_RLCS_BOOTLOAD_ID_STATUS1 0x4ecb |
|---|
| 11089 | #define regRLC_RLCS_BOOTLOAD_ID_STATUS1_BASE_IDX 1 |
|---|
| 11090 | #define regRLC_RLCS_BOOTLOAD_ID_STATUS2 0x4ecc |
|---|
| 11091 | #define regRLC_RLCS_BOOTLOAD_ID_STATUS2_BASE_IDX 1 |
|---|
| 11092 | #define regRLC_RLCS_IMU_VIDCHG_CNTL 0x4ecd |
|---|
| 11093 | #define regRLC_RLCS_IMU_VIDCHG_CNTL_BASE_IDX 1 |
|---|
| 11094 | #define regRLC_RLCS_EDC_INT_CNTL 0x4ece |
|---|
| 11095 | #define regRLC_RLCS_EDC_INT_CNTL_BASE_IDX 1 |
|---|
| 11096 | #define regRLC_RLCS_KMD_LOG_CNTL1 0x4ecf |
|---|
| 11097 | #define regRLC_RLCS_KMD_LOG_CNTL1_BASE_IDX 1 |
|---|
| 11098 | #define regRLC_RLCS_KMD_LOG_CNTL2 0x4ed0 |
|---|
| 11099 | #define regRLC_RLCS_KMD_LOG_CNTL2_BASE_IDX 1 |
|---|
| 11100 | #define regRLC_RLCS_GPM_LEGACY_INT_STAT 0x4ed1 |
|---|
| 11101 | #define regRLC_RLCS_GPM_LEGACY_INT_STAT_BASE_IDX 1 |
|---|
| 11102 | #define regRLC_RLCS_GPM_LEGACY_INT_DISABLE 0x4ed2 |
|---|
| 11103 | #define regRLC_RLCS_GPM_LEGACY_INT_DISABLE_BASE_IDX 1 |
|---|
| 11104 | #define regRLC_RLCS_SRM_SRCID_CNTL 0x4ed3 |
|---|
| 11105 | #define regRLC_RLCS_SRM_SRCID_CNTL_BASE_IDX 1 |
|---|
| 11106 | #define regRLC_RLCS_GCR_DATA_0 0x4ed4 |
|---|
| 11107 | #define regRLC_RLCS_GCR_DATA_0_BASE_IDX 1 |
|---|
| 11108 | #define regRLC_RLCS_GCR_DATA_1 0x4ed5 |
|---|
| 11109 | #define regRLC_RLCS_GCR_DATA_1_BASE_IDX 1 |
|---|
| 11110 | #define regRLC_RLCS_GCR_DATA_2 0x4ed6 |
|---|
| 11111 | #define regRLC_RLCS_GCR_DATA_2_BASE_IDX 1 |
|---|
| 11112 | #define regRLC_RLCS_GCR_DATA_3 0x4ed7 |
|---|
| 11113 | #define regRLC_RLCS_GCR_DATA_3_BASE_IDX 1 |
|---|
| 11114 | #define regRLC_RLCS_GCR_STATUS 0x4ed8 |
|---|
| 11115 | #define regRLC_RLCS_GCR_STATUS_BASE_IDX 1 |
|---|
| 11116 | #define regRLC_RLCS_PERFMON_CLK_CNTL_UCODE 0x4ed9 |
|---|
| 11117 | #define regRLC_RLCS_PERFMON_CLK_CNTL_UCODE_BASE_IDX 1 |
|---|
| 11118 | #define regRLC_RLCS_UTCL2_CNTL 0x4eda |
|---|
| 11119 | #define regRLC_RLCS_UTCL2_CNTL_BASE_IDX 1 |
|---|
| 11120 | #define regRLC_RLCS_IMU_RLC_MSG_DATA0 0x4edb |
|---|
| 11121 | #define regRLC_RLCS_IMU_RLC_MSG_DATA0_BASE_IDX 1 |
|---|
| 11122 | #define regRLC_RLCS_IMU_RLC_MSG_DATA1 0x4edc |
|---|
| 11123 | #define regRLC_RLCS_IMU_RLC_MSG_DATA1_BASE_IDX 1 |
|---|
| 11124 | #define regRLC_RLCS_IMU_RLC_MSG_DATA2 0x4edd |
|---|
| 11125 | #define regRLC_RLCS_IMU_RLC_MSG_DATA2_BASE_IDX 1 |
|---|
| 11126 | #define regRLC_RLCS_IMU_RLC_MSG_DATA3 0x4ede |
|---|
| 11127 | #define regRLC_RLCS_IMU_RLC_MSG_DATA3_BASE_IDX 1 |
|---|
| 11128 | #define regRLC_RLCS_IMU_RLC_MSG_DATA4 0x4edf |
|---|
| 11129 | #define regRLC_RLCS_IMU_RLC_MSG_DATA4_BASE_IDX 1 |
|---|
| 11130 | #define regRLC_RLCS_IMU_RLC_MSG_CONTROL 0x4ee0 |
|---|
| 11131 | #define regRLC_RLCS_IMU_RLC_MSG_CONTROL_BASE_IDX 1 |
|---|
| 11132 | #define regRLC_RLCS_IMU_RLC_MSG_CNTL 0x4ee1 |
|---|
| 11133 | #define regRLC_RLCS_IMU_RLC_MSG_CNTL_BASE_IDX 1 |
|---|
| 11134 | #define regRLC_RLCS_RLC_IMU_MSG_DATA0 0x4ee2 |
|---|
| 11135 | #define regRLC_RLCS_RLC_IMU_MSG_DATA0_BASE_IDX 1 |
|---|
| 11136 | #define regRLC_RLCS_RLC_IMU_MSG_CONTROL 0x4ee3 |
|---|
| 11137 | #define regRLC_RLCS_RLC_IMU_MSG_CONTROL_BASE_IDX 1 |
|---|
| 11138 | #define regRLC_RLCS_RLC_IMU_MSG_CNTL 0x4ee4 |
|---|
| 11139 | #define regRLC_RLCS_RLC_IMU_MSG_CNTL_BASE_IDX 1 |
|---|
| 11140 | #define regRLC_RLCS_IMU_RLC_TELEMETRY_DATA_0 0x4ee5 |
|---|
| 11141 | #define regRLC_RLCS_IMU_RLC_TELEMETRY_DATA_0_BASE_IDX 1 |
|---|
| 11142 | #define regRLC_RLCS_IMU_RLC_TELEMETRY_DATA_1 0x4ee6 |
|---|
| 11143 | #define regRLC_RLCS_IMU_RLC_TELEMETRY_DATA_1_BASE_IDX 1 |
|---|
| 11144 | #define regRLC_RLCS_IMU_RLC_MUTEX_CNTL 0x4ee7 |
|---|
| 11145 | #define regRLC_RLCS_IMU_RLC_MUTEX_CNTL_BASE_IDX 1 |
|---|
| 11146 | #define regRLC_RLCS_IMU_RLC_STATUS 0x4ee8 |
|---|
| 11147 | #define regRLC_RLCS_IMU_RLC_STATUS_BASE_IDX 1 |
|---|
| 11148 | #define regRLC_RLCS_RLC_IMU_STATUS 0x4ee9 |
|---|
| 11149 | #define regRLC_RLCS_RLC_IMU_STATUS_BASE_IDX 1 |
|---|
| 11150 | #define regRLC_RLCS_IMU_RAM_DATA_1 0x4eea |
|---|
| 11151 | #define regRLC_RLCS_IMU_RAM_DATA_1_BASE_IDX 1 |
|---|
| 11152 | #define regRLC_RLCS_IMU_RAM_ADDR_1_LSB 0x4eeb |
|---|
| 11153 | #define regRLC_RLCS_IMU_RAM_ADDR_1_LSB_BASE_IDX 1 |
|---|
| 11154 | #define regRLC_RLCS_IMU_RAM_ADDR_1_MSB 0x4eec |
|---|
| 11155 | #define regRLC_RLCS_IMU_RAM_ADDR_1_MSB_BASE_IDX 1 |
|---|
| 11156 | #define regRLC_RLCS_IMU_RAM_DATA_0 0x4eed |
|---|
| 11157 | #define regRLC_RLCS_IMU_RAM_DATA_0_BASE_IDX 1 |
|---|
| 11158 | #define regRLC_RLCS_IMU_RAM_ADDR_0_LSB 0x4eee |
|---|
| 11159 | #define regRLC_RLCS_IMU_RAM_ADDR_0_LSB_BASE_IDX 1 |
|---|
| 11160 | #define regRLC_RLCS_IMU_RAM_ADDR_0_MSB 0x4eef |
|---|
| 11161 | #define regRLC_RLCS_IMU_RAM_ADDR_0_MSB_BASE_IDX 1 |
|---|
| 11162 | #define regRLC_RLCS_IMU_RAM_CNTL 0x4ef0 |
|---|
| 11163 | #define regRLC_RLCS_IMU_RAM_CNTL_BASE_IDX 1 |
|---|
| 11164 | #define regRLC_RLCS_IMU_GFX_DOORBELL_FENCE 0x4ef1 |
|---|
| 11165 | #define regRLC_RLCS_IMU_GFX_DOORBELL_FENCE_BASE_IDX 1 |
|---|
| 11166 | #define regRLC_RLCS_SDMA_INT_CNTL_1 0x4ef3 |
|---|
| 11167 | #define regRLC_RLCS_SDMA_INT_CNTL_1_BASE_IDX 1 |
|---|
| 11168 | #define regRLC_RLCS_SDMA_INT_CNTL_2 0x4ef4 |
|---|
| 11169 | #define regRLC_RLCS_SDMA_INT_CNTL_2_BASE_IDX 1 |
|---|
| 11170 | #define regRLC_RLCS_SDMA_INT_STAT 0x4ef5 |
|---|
| 11171 | #define regRLC_RLCS_SDMA_INT_STAT_BASE_IDX 1 |
|---|
| 11172 | #define regRLC_RLCS_SDMA_INT_INFO 0x4ef6 |
|---|
| 11173 | #define regRLC_RLCS_SDMA_INT_INFO_BASE_IDX 1 |
|---|
| 11174 | #define regRLC_RLCS_PMM_CGCG_CNTL 0x4ef7 |
|---|
| 11175 | #define regRLC_RLCS_PMM_CGCG_CNTL_BASE_IDX 1 |
|---|
| 11176 | #define regRLC_RLCS_GFX_MEM_POWER_CTRL_LO 0x4ef8 |
|---|
| 11177 | #define regRLC_RLCS_GFX_MEM_POWER_CTRL_LO_BASE_IDX 1 |
|---|
| 11178 | #define regRLC_RLCS_GFX_RM_CNTL 0x4efa |
|---|
| 11179 | #define regRLC_RLCS_GFX_RM_CNTL_BASE_IDX 1 |
|---|
| 11180 | #define regRLC_RLCS_IH_CTRL_1 0x4efb |
|---|
| 11181 | #define regRLC_RLCS_IH_CTRL_1_BASE_IDX 1 |
|---|
| 11182 | #define regRLC_RLCS_IH_CTRL_2 0x4efc |
|---|
| 11183 | #define regRLC_RLCS_IH_CTRL_2_BASE_IDX 1 |
|---|
| 11184 | #define regRLC_RLCS_IH_CTRL_3 0x4efd |
|---|
| 11185 | #define regRLC_RLCS_IH_CTRL_3_BASE_IDX 1 |
|---|
| 11186 | #define regRLC_RLCS_IH_STATUS 0x4efe |
|---|
| 11187 | #define regRLC_RLCS_IH_STATUS_BASE_IDX 1 |
|---|
| 11188 | #define regRLC_RLCS_DEC_END 0x4fff |
|---|
| 11189 | #define regRLC_RLCS_DEC_END_BASE_IDX 1 |
|---|
| 11190 | |
|---|
| 11191 | |
|---|
| 11192 | // addressBlock: gc_pfvfdec_rlc |
|---|
| 11193 | // base address: 0x2a600 |
|---|
| 11194 | #define regRLC_SAFE_MODE 0x0980 |
|---|
| 11195 | #define regRLC_SAFE_MODE_BASE_IDX 1 |
|---|
| 11196 | #define regRLC_SPM_SAMPLE_CNT 0x0981 |
|---|
| 11197 | #define regRLC_SPM_SAMPLE_CNT_BASE_IDX 1 |
|---|
| 11198 | #define regRLC_SPM_MC_CNTL 0x0982 |
|---|
| 11199 | #define regRLC_SPM_MC_CNTL_BASE_IDX 1 |
|---|
| 11200 | #define regRLC_SPM_INT_CNTL 0x0983 |
|---|
| 11201 | #define regRLC_SPM_INT_CNTL_BASE_IDX 1 |
|---|
| 11202 | #define regRLC_SPM_INT_STATUS 0x0984 |
|---|
| 11203 | #define regRLC_SPM_INT_STATUS_BASE_IDX 1 |
|---|
| 11204 | #define regRLC_SPM_INT_INFO_1 0x0985 |
|---|
| 11205 | #define regRLC_SPM_INT_INFO_1_BASE_IDX 1 |
|---|
| 11206 | #define regRLC_SPM_INT_INFO_2 0x0986 |
|---|
| 11207 | #define regRLC_SPM_INT_INFO_2_BASE_IDX 1 |
|---|
| 11208 | #define regRLC_CSIB_ADDR_LO 0x0987 |
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| 11209 | #define regRLC_CSIB_ADDR_LO_BASE_IDX 1 |
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|---|
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|---|
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| 11324 | // addressBlock: gc_pspdec |
|---|
| 11325 | // base address: 0x3f000 |
|---|
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| 11341 | #define regCPC_PSP_DEBUG_BASE_IDX 1 |
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| 11343 | #define regGRBM_IOV_ERROR_FIFO_BASE_IDX 1 |
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|---|
| 11345 | #define regGRBM_SEC_CNTL_BASE_IDX 1 |
|---|
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|---|
| 11347 | #define regGRBM_CAM_INDEX_BASE_IDX 1 |
|---|
| 11348 | #define regGRBM_HYP_CAM_INDEX 0x5e10 |
|---|
| 11349 | #define regGRBM_HYP_CAM_INDEX_BASE_IDX 1 |
|---|
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|---|
| 11351 | #define regGRBM_CAM_DATA_BASE_IDX 1 |
|---|
| 11352 | #define regGRBM_HYP_CAM_DATA 0x5e11 |
|---|
| 11353 | #define regGRBM_HYP_CAM_DATA_BASE_IDX 1 |
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|---|
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|---|
| 11356 | #define regGRBM_HYP_CAM_DATA_UPPER 0x5e12 |
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| 11357 | #define regGRBM_HYP_CAM_DATA_UPPER_BASE_IDX 1 |
|---|
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|---|
| 11359 | #define regRLC_FWL_FIRST_VIOL_ADDR_BASE_IDX 1 |
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| 11360 | |
|---|
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|---|
| 11362 | // addressBlock: gc_gfx_imu_gfx_imudec |
|---|
| 11363 | // base address: 0x38000 |
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| 11365 | #define regGFX_IMU_C2PMSG_0_BASE_IDX 1 |
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|---|
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| 11371 | #define regGFX_IMU_C2PMSG_3_BASE_IDX 1 |
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| 11373 | #define regGFX_IMU_C2PMSG_4_BASE_IDX 1 |
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| 11375 | #define regGFX_IMU_C2PMSG_5_BASE_IDX 1 |
|---|
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| 11377 | #define regGFX_IMU_C2PMSG_6_BASE_IDX 1 |
|---|
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| 11379 | #define regGFX_IMU_C2PMSG_7_BASE_IDX 1 |
|---|
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| 11381 | #define regGFX_IMU_C2PMSG_8_BASE_IDX 1 |
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|---|
| 11385 | #define regGFX_IMU_C2PMSG_10_BASE_IDX 1 |
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|---|
| 11393 | #define regGFX_IMU_C2PMSG_14_BASE_IDX 1 |
|---|
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|---|
| 11395 | #define regGFX_IMU_C2PMSG_15_BASE_IDX 1 |
|---|
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|---|
| 11397 | #define regGFX_IMU_C2PMSG_16_BASE_IDX 1 |
|---|
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|---|
| 11399 | #define regGFX_IMU_C2PMSG_17_BASE_IDX 1 |
|---|
| 11400 | #define regGFX_IMU_C2PMSG_18 0x4012 |
|---|
| 11401 | #define regGFX_IMU_C2PMSG_18_BASE_IDX 1 |
|---|
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| 11403 | #define regGFX_IMU_C2PMSG_19_BASE_IDX 1 |
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| 11405 | #define regGFX_IMU_C2PMSG_20_BASE_IDX 1 |
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|---|
| 11407 | #define regGFX_IMU_C2PMSG_21_BASE_IDX 1 |
|---|
| 11408 | #define regGFX_IMU_C2PMSG_22 0x4016 |
|---|
| 11409 | #define regGFX_IMU_C2PMSG_22_BASE_IDX 1 |
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|---|
| 11411 | #define regGFX_IMU_C2PMSG_23_BASE_IDX 1 |
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| 11413 | #define regGFX_IMU_C2PMSG_24_BASE_IDX 1 |
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|---|
| 11415 | #define regGFX_IMU_C2PMSG_25_BASE_IDX 1 |
|---|
| 11416 | #define regGFX_IMU_C2PMSG_26 0x401a |
|---|
| 11417 | #define regGFX_IMU_C2PMSG_26_BASE_IDX 1 |
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|---|
| 11419 | #define regGFX_IMU_C2PMSG_27_BASE_IDX 1 |
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| 11420 | #define regGFX_IMU_C2PMSG_28 0x401c |
|---|
| 11421 | #define regGFX_IMU_C2PMSG_28_BASE_IDX 1 |
|---|
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|---|
| 11423 | #define regGFX_IMU_C2PMSG_29_BASE_IDX 1 |
|---|
| 11424 | #define regGFX_IMU_C2PMSG_30 0x401e |
|---|
| 11425 | #define regGFX_IMU_C2PMSG_30_BASE_IDX 1 |
|---|
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|---|
| 11427 | #define regGFX_IMU_C2PMSG_31_BASE_IDX 1 |
|---|
| 11428 | #define regGFX_IMU_C2PMSG_32 0x4020 |
|---|
| 11429 | #define regGFX_IMU_C2PMSG_32_BASE_IDX 1 |
|---|
| 11430 | #define regGFX_IMU_C2PMSG_33 0x4021 |
|---|
| 11431 | #define regGFX_IMU_C2PMSG_33_BASE_IDX 1 |
|---|
| 11432 | #define regGFX_IMU_C2PMSG_34 0x4022 |
|---|
| 11433 | #define regGFX_IMU_C2PMSG_34_BASE_IDX 1 |
|---|
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|---|
| 11435 | #define regGFX_IMU_C2PMSG_35_BASE_IDX 1 |
|---|
| 11436 | #define regGFX_IMU_C2PMSG_36 0x4024 |
|---|
| 11437 | #define regGFX_IMU_C2PMSG_36_BASE_IDX 1 |
|---|
| 11438 | #define regGFX_IMU_C2PMSG_37 0x4025 |
|---|
| 11439 | #define regGFX_IMU_C2PMSG_37_BASE_IDX 1 |
|---|
| 11440 | #define regGFX_IMU_C2PMSG_38 0x4026 |
|---|
| 11441 | #define regGFX_IMU_C2PMSG_38_BASE_IDX 1 |
|---|
| 11442 | #define regGFX_IMU_C2PMSG_39 0x4027 |
|---|
| 11443 | #define regGFX_IMU_C2PMSG_39_BASE_IDX 1 |
|---|
| 11444 | #define regGFX_IMU_C2PMSG_40 0x4028 |
|---|
| 11445 | #define regGFX_IMU_C2PMSG_40_BASE_IDX 1 |
|---|
| 11446 | #define regGFX_IMU_C2PMSG_41 0x4029 |
|---|
| 11447 | #define regGFX_IMU_C2PMSG_41_BASE_IDX 1 |
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| 11449 | #define regGFX_IMU_C2PMSG_42_BASE_IDX 1 |
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| 11450 | #define regGFX_IMU_C2PMSG_43 0x402b |
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| 11451 | #define regGFX_IMU_C2PMSG_43_BASE_IDX 1 |
|---|
| 11452 | #define regGFX_IMU_C2PMSG_44 0x402c |
|---|
| 11453 | #define regGFX_IMU_C2PMSG_44_BASE_IDX 1 |
|---|
| 11454 | #define regGFX_IMU_C2PMSG_45 0x402d |
|---|
| 11455 | #define regGFX_IMU_C2PMSG_45_BASE_IDX 1 |
|---|
| 11456 | #define regGFX_IMU_C2PMSG_46 0x402e |
|---|
| 11457 | #define regGFX_IMU_C2PMSG_46_BASE_IDX 1 |
|---|
| 11458 | #define regGFX_IMU_C2PMSG_47 0x402f |
|---|
| 11459 | #define regGFX_IMU_C2PMSG_47_BASE_IDX 1 |
|---|
| 11460 | #define regGFX_IMU_MSG_FLAGS 0x403f |
|---|
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|---|
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|---|
| 11463 | #define regGFX_IMU_C2PMSG_ACCESS_CTRL0_BASE_IDX 1 |
|---|
| 11464 | #define regGFX_IMU_C2PMSG_ACCESS_CTRL1 0x4041 |
|---|
| 11465 | #define regGFX_IMU_C2PMSG_ACCESS_CTRL1_BASE_IDX 1 |
|---|
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|---|
| 11467 | #define regGFX_IMU_PWRMGT_IRQ_CTRL_BASE_IDX 1 |
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|---|
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|---|
| 11471 | #define regGFX_IMU_RLC_DATA_4_BASE_IDX 1 |
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|---|
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|---|
| 11475 | #define regGFX_IMU_RLC_DATA_2_BASE_IDX 1 |
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|---|
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|---|
| 11478 | #define regGFX_IMU_RLC_DATA_0 0x404a |
|---|
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|---|
| 11480 | #define regGFX_IMU_RLC_CMD 0x404b |
|---|
| 11481 | #define regGFX_IMU_RLC_CMD_BASE_IDX 1 |
|---|
| 11482 | #define regGFX_IMU_RLC_MUTEX 0x404c |
|---|
| 11483 | #define regGFX_IMU_RLC_MUTEX_BASE_IDX 1 |
|---|
| 11484 | #define regGFX_IMU_RLC_MSG_STATUS 0x404f |
|---|
| 11485 | #define regGFX_IMU_RLC_MSG_STATUS_BASE_IDX 1 |
|---|
| 11486 | #define regRLC_GFX_IMU_DATA_0 0x4052 |
|---|
| 11487 | #define regRLC_GFX_IMU_DATA_0_BASE_IDX 1 |
|---|
| 11488 | #define regRLC_GFX_IMU_CMD 0x4053 |
|---|
| 11489 | #define regRLC_GFX_IMU_CMD_BASE_IDX 1 |
|---|
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|---|
| 11491 | #define regGFX_IMU_RLC_STATUS_BASE_IDX 1 |
|---|
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|---|
| 11493 | #define regGFX_IMU_STATUS_BASE_IDX 1 |
|---|
| 11494 | #define regGFX_IMU_SOC_DATA 0x4059 |
|---|
| 11495 | #define regGFX_IMU_SOC_DATA_BASE_IDX 1 |
|---|
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|---|
| 11497 | #define regGFX_IMU_SOC_ADDR_BASE_IDX 1 |
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|---|
| 11499 | #define regGFX_IMU_SOC_REQ_BASE_IDX 1 |
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|---|
| 11501 | #define regGFX_IMU_VF_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 11505 | #define regGFX_IMU_TELEMETRY_DATA_BASE_IDX 1 |
|---|
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|---|
| 11507 | #define regGFX_IMU_TELEMETRY_TEMPERATURE_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 11521 | #define regGFX_IMU_SCRATCH_6_BASE_IDX 1 |
|---|
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|---|
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| 11527 | #define regGFX_IMU_SCRATCH_9_BASE_IDX 1 |
|---|
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|---|
| 11529 | #define regGFX_IMU_SCRATCH_10_BASE_IDX 1 |
|---|
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|---|
| 11531 | #define regGFX_IMU_SCRATCH_11_BASE_IDX 1 |
|---|
| 11532 | #define regGFX_IMU_SCRATCH_12 0x4074 |
|---|
| 11533 | #define regGFX_IMU_SCRATCH_12_BASE_IDX 1 |
|---|
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|---|
| 11535 | #define regGFX_IMU_SCRATCH_13_BASE_IDX 1 |
|---|
| 11536 | #define regGFX_IMU_SCRATCH_14 0x4076 |
|---|
| 11537 | #define regGFX_IMU_SCRATCH_14_BASE_IDX 1 |
|---|
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|---|
| 11539 | #define regGFX_IMU_SCRATCH_15_BASE_IDX 1 |
|---|
| 11540 | #define regGFX_IMU_FW_GTS_LO 0x4078 |
|---|
| 11541 | #define regGFX_IMU_FW_GTS_LO_BASE_IDX 1 |
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| 11543 | #define regGFX_IMU_FW_GTS_HI_BASE_IDX 1 |
|---|
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|---|
| 11545 | #define regGFX_IMU_GTS_OFFSET_LO_BASE_IDX 1 |
|---|
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|---|
| 11547 | #define regGFX_IMU_GTS_OFFSET_HI_BASE_IDX 1 |
|---|
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|---|
| 11549 | #define regGFX_IMU_RLC_GTS_OFFSET_LO_BASE_IDX 1 |
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| 11550 | #define regGFX_IMU_RLC_GTS_OFFSET_HI 0x407d |
|---|
| 11551 | #define regGFX_IMU_RLC_GTS_OFFSET_HI_BASE_IDX 1 |
|---|
| 11552 | #define regGFX_IMU_CORE_INT_STATUS 0x407f |
|---|
| 11553 | #define regGFX_IMU_CORE_INT_STATUS_BASE_IDX 1 |
|---|
| 11554 | #define regGFX_IMU_PIC_INT_MASK 0x4080 |
|---|
| 11555 | #define regGFX_IMU_PIC_INT_MASK_BASE_IDX 1 |
|---|
| 11556 | #define regGFX_IMU_PIC_INT_LVL 0x4081 |
|---|
| 11557 | #define regGFX_IMU_PIC_INT_LVL_BASE_IDX 1 |
|---|
| 11558 | #define regGFX_IMU_PIC_INT_EDGE 0x4082 |
|---|
| 11559 | #define regGFX_IMU_PIC_INT_EDGE_BASE_IDX 1 |
|---|
| 11560 | #define regGFX_IMU_PIC_INT_PRI_0 0x4083 |
|---|
| 11561 | #define regGFX_IMU_PIC_INT_PRI_0_BASE_IDX 1 |
|---|
| 11562 | #define regGFX_IMU_PIC_INT_PRI_1 0x4084 |
|---|
| 11563 | #define regGFX_IMU_PIC_INT_PRI_1_BASE_IDX 1 |
|---|
| 11564 | #define regGFX_IMU_PIC_INT_PRI_2 0x4085 |
|---|
| 11565 | #define regGFX_IMU_PIC_INT_PRI_2_BASE_IDX 1 |
|---|
| 11566 | #define regGFX_IMU_PIC_INT_PRI_3 0x4086 |
|---|
| 11567 | #define regGFX_IMU_PIC_INT_PRI_3_BASE_IDX 1 |
|---|
| 11568 | #define regGFX_IMU_PIC_INT_PRI_4 0x4087 |
|---|
| 11569 | #define regGFX_IMU_PIC_INT_PRI_4_BASE_IDX 1 |
|---|
| 11570 | #define regGFX_IMU_PIC_INT_PRI_5 0x4088 |
|---|
| 11571 | #define regGFX_IMU_PIC_INT_PRI_5_BASE_IDX 1 |
|---|
| 11572 | #define regGFX_IMU_PIC_INT_PRI_6 0x4089 |
|---|
| 11573 | #define regGFX_IMU_PIC_INT_PRI_6_BASE_IDX 1 |
|---|
| 11574 | #define regGFX_IMU_PIC_INT_PRI_7 0x408a |
|---|
| 11575 | #define regGFX_IMU_PIC_INT_PRI_7_BASE_IDX 1 |
|---|
| 11576 | #define regGFX_IMU_PIC_INT_STATUS 0x408b |
|---|
| 11577 | #define regGFX_IMU_PIC_INT_STATUS_BASE_IDX 1 |
|---|
| 11578 | #define regGFX_IMU_PIC_INTR 0x408c |
|---|
| 11579 | #define regGFX_IMU_PIC_INTR_BASE_IDX 1 |
|---|
| 11580 | #define regGFX_IMU_PIC_INTR_ID 0x408d |
|---|
| 11581 | #define regGFX_IMU_PIC_INTR_ID_BASE_IDX 1 |
|---|
| 11582 | #define regGFX_IMU_IH_CTRL_1 0x4090 |
|---|
| 11583 | #define regGFX_IMU_IH_CTRL_1_BASE_IDX 1 |
|---|
| 11584 | #define regGFX_IMU_IH_CTRL_2 0x4091 |
|---|
| 11585 | #define regGFX_IMU_IH_CTRL_2_BASE_IDX 1 |
|---|
| 11586 | #define regGFX_IMU_IH_CTRL_3 0x4092 |
|---|
| 11587 | #define regGFX_IMU_IH_CTRL_3_BASE_IDX 1 |
|---|
| 11588 | #define regGFX_IMU_IH_STATUS 0x4093 |
|---|
| 11589 | #define regGFX_IMU_IH_STATUS_BASE_IDX 1 |
|---|
| 11590 | #define regGFX_IMU_FUSESTRAP 0x4094 |
|---|
| 11591 | #define regGFX_IMU_FUSESTRAP_BASE_IDX 1 |
|---|
| 11592 | #define regGFX_IMU_SMUIO_VIDCHG_CTRL 0x4098 |
|---|
| 11593 | #define regGFX_IMU_SMUIO_VIDCHG_CTRL_BASE_IDX 1 |
|---|
| 11594 | #define regGFX_IMU_GFXCLK_BYPASS_CTRL 0x409c |
|---|
| 11595 | #define regGFX_IMU_GFXCLK_BYPASS_CTRL_BASE_IDX 1 |
|---|
| 11596 | #define regGFX_IMU_CLK_CTRL 0x409d |
|---|
| 11597 | #define regGFX_IMU_CLK_CTRL_BASE_IDX 1 |
|---|
| 11598 | #define regGFX_IMU_DOORBELL_CONTROL 0x409e |
|---|
| 11599 | #define regGFX_IMU_DOORBELL_CONTROL_BASE_IDX 1 |
|---|
| 11600 | #define regGFX_IMU_RLC_CG_CTRL 0x40a0 |
|---|
| 11601 | #define regGFX_IMU_RLC_CG_CTRL_BASE_IDX 1 |
|---|
| 11602 | #define regGFX_IMU_RLC_THROTTLE_GFX 0x40a1 |
|---|
| 11603 | #define regGFX_IMU_RLC_THROTTLE_GFX_BASE_IDX 1 |
|---|
| 11604 | #define regGFX_IMU_RLC_RESET_VECTOR 0x40a2 |
|---|
| 11605 | #define regGFX_IMU_RLC_RESET_VECTOR_BASE_IDX 1 |
|---|
| 11606 | #define regGFX_IMU_RLC_OVERRIDE 0x40a3 |
|---|
| 11607 | #define regGFX_IMU_RLC_OVERRIDE_BASE_IDX 1 |
|---|
| 11608 | #define regGFX_IMU_DPM_CONTROL 0x40a8 |
|---|
| 11609 | #define regGFX_IMU_DPM_CONTROL_BASE_IDX 1 |
|---|
| 11610 | #define regGFX_IMU_DPM_ACC 0x40a9 |
|---|
| 11611 | #define regGFX_IMU_DPM_ACC_BASE_IDX 1 |
|---|
| 11612 | #define regGFX_IMU_DPM_REF_COUNTER 0x40aa |
|---|
| 11613 | #define regGFX_IMU_DPM_REF_COUNTER_BASE_IDX 1 |
|---|
| 11614 | #define regGFX_IMU_RLC_RAM_INDEX 0x40ac |
|---|
| 11615 | #define regGFX_IMU_RLC_RAM_INDEX_BASE_IDX 1 |
|---|
| 11616 | #define regGFX_IMU_RLC_RAM_ADDR_HIGH 0x40ad |
|---|
| 11617 | #define regGFX_IMU_RLC_RAM_ADDR_HIGH_BASE_IDX 1 |
|---|
| 11618 | #define regGFX_IMU_RLC_RAM_ADDR_LOW 0x40ae |
|---|
| 11619 | #define regGFX_IMU_RLC_RAM_ADDR_LOW_BASE_IDX 1 |
|---|
| 11620 | #define regGFX_IMU_RLC_RAM_DATA 0x40af |
|---|
| 11621 | #define regGFX_IMU_RLC_RAM_DATA_BASE_IDX 1 |
|---|
| 11622 | #define regGFX_IMU_FENCE_CTRL 0x40b0 |
|---|
| 11623 | #define regGFX_IMU_FENCE_CTRL_BASE_IDX 1 |
|---|
| 11624 | #define regGFX_IMU_FENCE_LOG_INIT 0x40b1 |
|---|
| 11625 | #define regGFX_IMU_FENCE_LOG_INIT_BASE_IDX 1 |
|---|
| 11626 | #define regGFX_IMU_FENCE_LOG_ADDR 0x40b2 |
|---|
| 11627 | #define regGFX_IMU_FENCE_LOG_ADDR_BASE_IDX 1 |
|---|
| 11628 | #define regGFX_IMU_PROGRAM_CTR 0x40b5 |
|---|
| 11629 | #define regGFX_IMU_PROGRAM_CTR_BASE_IDX 1 |
|---|
| 11630 | #define regGFX_IMU_CORE_CTRL 0x40b6 |
|---|
| 11631 | #define regGFX_IMU_CORE_CTRL_BASE_IDX 1 |
|---|
| 11632 | #define regGFX_IMU_CORE_STATUS 0x40b7 |
|---|
| 11633 | #define regGFX_IMU_CORE_STATUS_BASE_IDX 1 |
|---|
| 11634 | #define regGFX_IMU_PWROKRAW 0x40b8 |
|---|
| 11635 | #define regGFX_IMU_PWROKRAW_BASE_IDX 1 |
|---|
| 11636 | #define regGFX_IMU_PWROK 0x40b9 |
|---|
| 11637 | #define regGFX_IMU_PWROK_BASE_IDX 1 |
|---|
| 11638 | #define regGFX_IMU_GAP_PWROK 0x40ba |
|---|
| 11639 | #define regGFX_IMU_GAP_PWROK_BASE_IDX 1 |
|---|
| 11640 | #define regGFX_IMU_RESETn 0x40bb |
|---|
| 11641 | #define regGFX_IMU_RESETn_BASE_IDX 1 |
|---|
| 11642 | #define regGFX_IMU_GFX_RESET_CTRL 0x40bc |
|---|
| 11643 | #define regGFX_IMU_GFX_RESET_CTRL_BASE_IDX 1 |
|---|
| 11644 | #define regGFX_IMU_AEB_OVERRIDE 0x40bd |
|---|
| 11645 | #define regGFX_IMU_AEB_OVERRIDE_BASE_IDX 1 |
|---|
| 11646 | #define regGFX_IMU_VDCI_RESET_CTRL 0x40be |
|---|
| 11647 | #define regGFX_IMU_VDCI_RESET_CTRL_BASE_IDX 1 |
|---|
| 11648 | #define regGFX_IMU_GFX_ISO_CTRL 0x40bf |
|---|
| 11649 | #define regGFX_IMU_GFX_ISO_CTRL_BASE_IDX 1 |
|---|
| 11650 | #define regGFX_IMU_TIMER0_CTRL0 0x40c0 |
|---|
| 11651 | #define regGFX_IMU_TIMER0_CTRL0_BASE_IDX 1 |
|---|
| 11652 | #define regGFX_IMU_TIMER0_CTRL1 0x40c1 |
|---|
| 11653 | #define regGFX_IMU_TIMER0_CTRL1_BASE_IDX 1 |
|---|
| 11654 | #define regGFX_IMU_TIMER0_CMP_AUTOINC 0x40c2 |
|---|
| 11655 | #define regGFX_IMU_TIMER0_CMP_AUTOINC_BASE_IDX 1 |
|---|
| 11656 | #define regGFX_IMU_TIMER0_CMP_INTEN 0x40c3 |
|---|
| 11657 | #define regGFX_IMU_TIMER0_CMP_INTEN_BASE_IDX 1 |
|---|
| 11658 | #define regGFX_IMU_TIMER0_CMP0 0x40c4 |
|---|
| 11659 | #define regGFX_IMU_TIMER0_CMP0_BASE_IDX 1 |
|---|
| 11660 | #define regGFX_IMU_TIMER0_CMP1 0x40c5 |
|---|
| 11661 | #define regGFX_IMU_TIMER0_CMP1_BASE_IDX 1 |
|---|
| 11662 | #define regGFX_IMU_TIMER0_CMP3 0x40c7 |
|---|
| 11663 | #define regGFX_IMU_TIMER0_CMP3_BASE_IDX 1 |
|---|
| 11664 | #define regGFX_IMU_TIMER0_VALUE 0x40c8 |
|---|
| 11665 | #define regGFX_IMU_TIMER0_VALUE_BASE_IDX 1 |
|---|
| 11666 | #define regGFX_IMU_TIMER1_CTRL0 0x40c9 |
|---|
| 11667 | #define regGFX_IMU_TIMER1_CTRL0_BASE_IDX 1 |
|---|
| 11668 | #define regGFX_IMU_TIMER1_CTRL1 0x40ca |
|---|
| 11669 | #define regGFX_IMU_TIMER1_CTRL1_BASE_IDX 1 |
|---|
| 11670 | #define regGFX_IMU_TIMER1_CMP_AUTOINC 0x40cb |
|---|
| 11671 | #define regGFX_IMU_TIMER1_CMP_AUTOINC_BASE_IDX 1 |
|---|
| 11672 | #define regGFX_IMU_TIMER1_CMP_INTEN 0x40cc |
|---|
| 11673 | #define regGFX_IMU_TIMER1_CMP_INTEN_BASE_IDX 1 |
|---|
| 11674 | #define regGFX_IMU_TIMER1_CMP0 0x40cd |
|---|
| 11675 | #define regGFX_IMU_TIMER1_CMP0_BASE_IDX 1 |
|---|
| 11676 | #define regGFX_IMU_TIMER1_CMP1 0x40ce |
|---|
| 11677 | #define regGFX_IMU_TIMER1_CMP1_BASE_IDX 1 |
|---|
| 11678 | #define regGFX_IMU_TIMER1_CMP3 0x40d0 |
|---|
| 11679 | #define regGFX_IMU_TIMER1_CMP3_BASE_IDX 1 |
|---|
| 11680 | #define regGFX_IMU_TIMER1_VALUE 0x40d1 |
|---|
| 11681 | #define regGFX_IMU_TIMER1_VALUE_BASE_IDX 1 |
|---|
| 11682 | #define regGFX_IMU_TIMER2_CTRL0 0x40d2 |
|---|
| 11683 | #define regGFX_IMU_TIMER2_CTRL0_BASE_IDX 1 |
|---|
| 11684 | #define regGFX_IMU_TIMER2_CTRL1 0x40d3 |
|---|
| 11685 | #define regGFX_IMU_TIMER2_CTRL1_BASE_IDX 1 |
|---|
| 11686 | #define regGFX_IMU_TIMER2_CMP_AUTOINC 0x40d4 |
|---|
| 11687 | #define regGFX_IMU_TIMER2_CMP_AUTOINC_BASE_IDX 1 |
|---|
| 11688 | #define regGFX_IMU_TIMER2_CMP_INTEN 0x40d5 |
|---|
| 11689 | #define regGFX_IMU_TIMER2_CMP_INTEN_BASE_IDX 1 |
|---|
| 11690 | #define regGFX_IMU_TIMER2_CMP0 0x40d6 |
|---|
| 11691 | #define regGFX_IMU_TIMER2_CMP0_BASE_IDX 1 |
|---|
| 11692 | #define regGFX_IMU_TIMER2_CMP1 0x40d7 |
|---|
| 11693 | #define regGFX_IMU_TIMER2_CMP1_BASE_IDX 1 |
|---|
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