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| 22 | */ |
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| 23 | #ifndef _gc_11_5_0_OFFSET_HEADER |
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| 24 | #define |
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| 25 | |
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| 28 | // addressBlock: gc_sdma0_sdma0dec |
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| 29 | // base address: 0x4980 |
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| 1432 | #define regGDS_EDC_OA_PIPE_CNT_BASE_IDX 0 |
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|---|
| 1434 | |
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|---|
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| 1448 | #define regDB_LTILE_STUTTER_CONTROL_BASE_IDX 0 |
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| 1450 | #define regDB_EQUAD_STUTTER_CONTROL_BASE_IDX 0 |
|---|
| 1451 | #define regDB_LQUAD_STUTTER_CONTROL 0x13b3 |
|---|
| 1452 | #define regDB_LQUAD_STUTTER_CONTROL_BASE_IDX 0 |
|---|
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| 1454 | #define regDB_CREDIT_LIMIT_BASE_IDX 0 |
|---|
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|---|
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|---|
| 1458 | #define regDB_SUBTILE_CONTROL_BASE_IDX 0 |
|---|
| 1459 | #define regDB_FREE_CACHELINES 0x13b7 |
|---|
| 1460 | #define regDB_FREE_CACHELINES_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
| 1465 | #define regDB_LAST_OF_BURST_CONFIG 0x13ba |
|---|
| 1466 | #define regDB_LAST_OF_BURST_CONFIG_BASE_IDX 0 |
|---|
| 1467 | #define regDB_RING_CONTROL 0x13bb |
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| 1468 | #define regDB_RING_CONTROL_BASE_IDX 0 |
|---|
| 1469 | #define regDB_MEM_ARB_WATERMARKS 0x13bc |
|---|
| 1470 | #define regDB_MEM_ARB_WATERMARKS_BASE_IDX 0 |
|---|
| 1471 | #define regDB_FIFO_DEPTH3 0x13bd |
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| 1472 | #define regDB_FIFO_DEPTH3_BASE_IDX 0 |
|---|
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| 1476 | #define regDB_EXCEPTION_CONTROL_BASE_IDX 0 |
|---|
| 1477 | #define regDB_DEBUG7 0x13d0 |
|---|
| 1478 | #define regDB_DEBUG7_BASE_IDX 0 |
|---|
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|---|
| 1480 | #define regDB_DEBUG5_BASE_IDX 0 |
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| 1481 | #define regDB_FGCG_SRAMS_CLK_CTRL 0x13d7 |
|---|
| 1482 | #define regDB_FGCG_SRAMS_CLK_CTRL_BASE_IDX 0 |
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| 1483 | #define regDB_FGCG_INTERFACES_CLK_CTRL 0x13d8 |
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| 1484 | #define regDB_FGCG_INTERFACES_CLK_CTRL_BASE_IDX 0 |
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| 1485 | #define regDB_FIFO_DEPTH4 0x13d9 |
|---|
| 1486 | #define regDB_FIFO_DEPTH4_BASE_IDX 0 |
|---|
| 1487 | #define regCC_RB_REDUNDANCY 0x13dc |
|---|
| 1488 | #define regCC_RB_REDUNDANCY_BASE_IDX 0 |
|---|
| 1489 | #define regCC_RB_BACKEND_DISABLE 0x13dd |
|---|
| 1490 | #define regCC_RB_BACKEND_DISABLE_BASE_IDX 0 |
|---|
| 1491 | #define regGB_ADDR_CONFIG 0x13de |
|---|
| 1492 | #define regGB_ADDR_CONFIG_BASE_IDX 0 |
|---|
| 1493 | #define regGB_BACKEND_MAP 0x13df |
|---|
| 1494 | #define regGB_BACKEND_MAP_BASE_IDX 0 |
|---|
| 1495 | #define regGB_GPU_ID 0x13e0 |
|---|
| 1496 | #define regGB_GPU_ID_BASE_IDX 0 |
|---|
| 1497 | #define regCC_RB_DAISY_CHAIN 0x13e1 |
|---|
| 1498 | #define regCC_RB_DAISY_CHAIN_BASE_IDX 0 |
|---|
| 1499 | #define regGB_ADDR_CONFIG_READ 0x13e2 |
|---|
| 1500 | #define regGB_ADDR_CONFIG_READ_BASE_IDX 0 |
|---|
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| 1502 | #define regCB_KEY_OVERRIDE_0_BASE_IDX 0 |
|---|
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| 1504 | #define regCB_KEY_OVERRIDE_1_BASE_IDX 0 |
|---|
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| 1506 | #define regCB_KEY_OVERRIDE_2_BASE_IDX 0 |
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| 1507 | #define regCB_KEY_OVERRIDE_3 0x141d |
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| 1509 | #define regCB_KEY_OVERRIDE_4 0x141e |
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| 1510 | #define regCB_KEY_OVERRIDE_4_BASE_IDX 0 |
|---|
| 1511 | #define regCB_KEY_OVERRIDE_5 0x141f |
|---|
| 1512 | #define regCB_KEY_OVERRIDE_5_BASE_IDX 0 |
|---|
| 1513 | #define regCB_KEY_OVERRIDE_6 0x1420 |
|---|
| 1514 | #define regCB_KEY_OVERRIDE_6_BASE_IDX 0 |
|---|
| 1515 | #define regCB_KEY_OVERRIDE_7 0x1421 |
|---|
| 1516 | #define regCB_KEY_OVERRIDE_7_BASE_IDX 0 |
|---|
| 1517 | #define regCB_HW_CONTROL_4 0x1422 |
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| 1518 | #define regCB_HW_CONTROL_4_BASE_IDX 0 |
|---|
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|---|
| 1520 | #define regCB_HW_CONTROL_3_BASE_IDX 0 |
|---|
| 1521 | #define regCB_HW_CONTROL 0x1424 |
|---|
| 1522 | #define regCB_HW_CONTROL_BASE_IDX 0 |
|---|
| 1523 | #define regCB_HW_CONTROL_1 0x1425 |
|---|
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| 1525 | #define regCB_HW_CONTROL_2 0x1426 |
|---|
| 1526 | #define regCB_HW_CONTROL_2_BASE_IDX 0 |
|---|
| 1527 | #define regCB_DCC_CONFIG 0x1427 |
|---|
| 1528 | #define regCB_DCC_CONFIG_BASE_IDX 0 |
|---|
| 1529 | #define regCB_HW_MEM_ARBITER_RD 0x1428 |
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|---|
| 1790 | #define regUTCL1_HASH_CTRL_BASE_IDX 0 |
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| 1844 | #define regGCMC_SHARED_ACTIVE_FCN_ID_BASE_IDX 0 |
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| 1855 | |
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| 1857 | // addressBlock: gc_gcvml2pfdec |
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| 1890 | #define regGCVM_L2_PROTECTION_FAULT_DEFAULT_ADDR_LO32_BASE_IDX 0 |
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| 1891 | #define regGCVM_L2_PROTECTION_FAULT_DEFAULT_ADDR_HI32 0x15d0 |
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| 1892 | #define regGCVM_L2_PROTECTION_FAULT_DEFAULT_ADDR_HI32_BASE_IDX 0 |
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| 1893 | #define regGCVM_L2_CONTEXT1_IDENTITY_APERTURE_LOW_ADDR_LO32 0x15d2 |
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| 1897 | #define regGCVM_L2_CONTEXT1_IDENTITY_APERTURE_HIGH_ADDR_LO32 0x15d4 |
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| 1898 | #define regGCVM_L2_CONTEXT1_IDENTITY_APERTURE_HIGH_ADDR_LO32_BASE_IDX 0 |
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| 1899 | #define regGCVM_L2_CONTEXT1_IDENTITY_APERTURE_HIGH_ADDR_HI32 0x15d5 |
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| 1900 | #define regGCVM_L2_CONTEXT1_IDENTITY_APERTURE_HIGH_ADDR_HI32_BASE_IDX 0 |
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| 1901 | #define regGCVM_L2_CONTEXT_IDENTITY_PHYSICAL_OFFSET_LO32 0x15d6 |
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| 1902 | #define regGCVM_L2_CONTEXT_IDENTITY_PHYSICAL_OFFSET_LO32_BASE_IDX 0 |
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| 1903 | #define regGCVM_L2_CONTEXT_IDENTITY_PHYSICAL_OFFSET_HI32 0x15d7 |
|---|
| 1904 | #define regGCVM_L2_CONTEXT_IDENTITY_PHYSICAL_OFFSET_HI32_BASE_IDX 0 |
|---|
| 1905 | #define regGCVM_L2_CNTL4 0x15d8 |
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| 1906 | #define regGCVM_L2_CNTL4_BASE_IDX 0 |
|---|
| 1907 | #define regGCVM_L2_MM_GROUP_RT_CLASSES 0x15d9 |
|---|
| 1908 | #define regGCVM_L2_MM_GROUP_RT_CLASSES_BASE_IDX 0 |
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| 1910 | #define regGCVM_L2_BANK_SELECT_RESERVED_CID_BASE_IDX 0 |
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| 1912 | #define regGCVM_L2_BANK_SELECT_RESERVED_CID2_BASE_IDX 0 |
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| 1913 | #define regGCVM_L2_CACHE_PARITY_CNTL 0x15dc |
|---|
| 1914 | #define regGCVM_L2_CACHE_PARITY_CNTL_BASE_IDX 0 |
|---|
| 1915 | #define regGCVM_L2_ICG_CTRL 0x15dd |
|---|
| 1916 | #define regGCVM_L2_ICG_CTRL_BASE_IDX 0 |
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| 1917 | #define regGCVM_L2_CNTL5 0x15de |
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| 1918 | #define regGCVM_L2_CNTL5_BASE_IDX 0 |
|---|
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|---|
| 1920 | #define regGCVM_L2_GCR_CNTL_BASE_IDX 0 |
|---|
| 1921 | #define regGCVML2_WALKER_MACRO_THROTTLE_TIME 0x15e0 |
|---|
| 1922 | #define regGCVML2_WALKER_MACRO_THROTTLE_TIME_BASE_IDX 0 |
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| 1923 | #define regGCVML2_WALKER_MACRO_THROTTLE_FETCH_LIMIT 0x15e1 |
|---|
| 1924 | #define regGCVML2_WALKER_MACRO_THROTTLE_FETCH_LIMIT_BASE_IDX 0 |
|---|
| 1925 | #define regGCVML2_WALKER_MICRO_THROTTLE_TIME 0x15e2 |
|---|
| 1926 | #define regGCVML2_WALKER_MICRO_THROTTLE_TIME_BASE_IDX 0 |
|---|
| 1927 | #define regGCVML2_WALKER_MICRO_THROTTLE_FETCH_LIMIT 0x15e3 |
|---|
| 1928 | #define regGCVML2_WALKER_MICRO_THROTTLE_FETCH_LIMIT_BASE_IDX 0 |
|---|
| 1929 | #define regGCVM_L2_CGTT_BUSY_CTRL 0x15e4 |
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| 1930 | #define regGCVM_L2_CGTT_BUSY_CTRL_BASE_IDX 0 |
|---|
| 1931 | #define regGCVM_L2_PTE_CACHE_DUMP_CNTL 0x15e5 |
|---|
| 1932 | #define regGCVM_L2_PTE_CACHE_DUMP_CNTL_BASE_IDX 0 |
|---|
| 1933 | #define regGCVM_L2_PTE_CACHE_DUMP_READ 0x15e6 |
|---|
| 1934 | #define regGCVM_L2_PTE_CACHE_DUMP_READ_BASE_IDX 0 |
|---|
| 1935 | #define regGCVM_L2_BANK_SELECT_MASKS 0x15e9 |
|---|
| 1936 | #define regGCVM_L2_BANK_SELECT_MASKS_BASE_IDX 0 |
|---|
| 1937 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_RET_CDC 0x15ea |
|---|
| 1938 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_RET_CDC_BASE_IDX 0 |
|---|
| 1939 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_CDC 0x15eb |
|---|
| 1940 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_CDC_BASE_IDX 0 |
|---|
| 1941 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_NOCDC 0x15ec |
|---|
| 1942 | #define regGCUTCL2_CREDIT_SAFETY_GROUP_CLIENTS_INVREQ_NOCDC_BASE_IDX 0 |
|---|
| 1943 | #define regGCVML2_CREDIT_SAFETY_IH_FAULT_INTERRUPT 0x15ed |
|---|
| 1944 | #define regGCVML2_CREDIT_SAFETY_IH_FAULT_INTERRUPT_BASE_IDX 0 |
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| 1945 | #define regGCVML2_WALKER_CREDIT_SAFETY_FETCH_RDREQ 0x15ee |
|---|
| 1946 | #define regGCVML2_WALKER_CREDIT_SAFETY_FETCH_RDREQ_BASE_IDX 0 |
|---|
| 1947 | |
|---|
| 1948 | |
|---|
| 1949 | // addressBlock: gc_gcatcl2dec |
|---|
| 1950 | // base address: 0xa300 |
|---|
| 1951 | #define regGC_ATC_L2_CNTL 0x1660 |
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| 1952 | #define regGC_ATC_L2_CNTL_BASE_IDX 0 |
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| 1953 | #define regGC_ATC_L2_CNTL2 0x1661 |
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| 1954 | #define regGC_ATC_L2_CNTL2_BASE_IDX 0 |
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| 1958 | #define regGC_ATC_L2_CACHE_DATA1_BASE_IDX 0 |
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| 1962 | #define regGC_ATC_L2_CNTL3_BASE_IDX 0 |
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| 1968 | #define regGC_ATC_L2_MISC_CG_BASE_IDX 0 |
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| 1970 | #define regGC_ATC_L2_MEM_POWER_LS_BASE_IDX 0 |
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| 1971 | #define regGC_ATC_L2_ICG_CTRL 0x166c |
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| 1973 | #define regGC_ATC_L2_SDPPORT_CTRL 0x166f |
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| 1974 | #define regGC_ATC_L2_SDPPORT_CTRL_BASE_IDX 0 |
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| 1975 | |
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| 1977 | // addressBlock: gc_gcl2tlbpfdec |
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| 1978 | // base address: 0xa350 |
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| 1979 | #define regGCL2TLB_TLB0_STATUS 0x1675 |
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| 1982 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_REQUEST_LO_BASE_IDX 0 |
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| 1984 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_REQUEST_HI_BASE_IDX 0 |
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| 1985 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_RESPONSE_LO 0x1679 |
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| 1987 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_RESPONSE_HI 0x167a |
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| 1988 | #define regGCUTC_GPUVA_VMID_TRANSLATION_ASSIST_RESPONSE_HI_BASE_IDX 0 |
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| 1989 | #define regGCUTCL2_L2TLB_CREDIT_SAFETY_FETCH_RDREQ 0x167b |
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| 1990 | #define regGCUTCL2_L2TLB_CREDIT_SAFETY_FETCH_RDREQ_BASE_IDX 0 |
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| 1991 | |
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| 1992 | |
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| 1993 | // addressBlock: gc_gcvmsharedvcdec |
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| 1994 | // base address: 0xa370 |
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| 1995 | #define regGCMC_VM_FB_LOCATION_BASE 0x167c |
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| 1998 | #define regGCMC_VM_FB_LOCATION_TOP_BASE_IDX 0 |
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| 2000 | #define regGCMC_VM_AGP_TOP_BASE_IDX 0 |
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| 2001 | #define regGCMC_VM_AGP_BOT 0x167f |
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| 2004 | #define regGCMC_VM_AGP_BASE_BASE_IDX 0 |
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| 2008 | #define regGCMC_VM_SYSTEM_APERTURE_HIGH_ADDR_BASE_IDX 0 |
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| 2009 | #define regGCMC_VM_MX_L1_TLB_CNTL 0x1683 |
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| 2010 | #define regGCMC_VM_MX_L1_TLB_CNTL_BASE_IDX 0 |
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| 2013 | // addressBlock: gc_gcvml2vcdec |
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| 2014 | // base address: 0xa3b0 |
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|---|
| 2939 | #define regCOMPUTE_DISPATCH_PKT_ADDR_HI 0x1baf |
|---|
| 2940 | #define regCOMPUTE_DISPATCH_PKT_ADDR_HI_BASE_IDX 0 |
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| 2941 | #define regCOMPUTE_DISPATCH_SCRATCH_BASE_LO 0x1bb0 |
|---|
| 2942 | #define regCOMPUTE_DISPATCH_SCRATCH_BASE_LO_BASE_IDX 0 |
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| 2943 | #define regCOMPUTE_DISPATCH_SCRATCH_BASE_HI 0x1bb1 |
|---|
| 2944 | #define regCOMPUTE_DISPATCH_SCRATCH_BASE_HI_BASE_IDX 0 |
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|---|
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| 2980 | #define regCOMPUTE_MISC_RESERVED_BASE_IDX 0 |
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| 2986 | #define regCOMPUTE_REQ_CTRL_BASE_IDX 0 |
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|---|
| 2994 | #define regCOMPUTE_USER_ACCUM_3_BASE_IDX 0 |
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| 2996 | #define regCOMPUTE_PGM_RSRC3_BASE_IDX 0 |
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| 3000 | #define regCOMPUTE_SHADER_CHKSUM_BASE_IDX 0 |
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| 3010 | #define regCOMPUTE_DISPATCH_INTERLEAVE_BASE_IDX 0 |
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| 3050 | #define regCOMPUTE_USER_DATA_15_BASE_IDX 0 |
|---|
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|---|
| 3052 | #define regCOMPUTE_DISPATCH_TUNNEL_BASE_IDX 0 |
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|---|
| 3054 | #define regCOMPUTE_DISPATCH_END_BASE_IDX 0 |
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|---|
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| 3061 | |
|---|
| 3062 | |
|---|
| 3063 | // addressBlock: gc_cppdec |
|---|
| 3064 | // base address: 0xc080 |
|---|
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| 3066 | #define regCP_CU_MASK_ADDR_LO_BASE_IDX 0 |
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| 3070 | #define regCP_CU_MASK_CNTL_BASE_IDX 0 |
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|---|
| 3072 | #define regCP_EOPQ_WAIT_TIME_BASE_IDX 0 |
|---|
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| 3074 | #define regCP_CPC_MGCG_SYNC_CNTL_BASE_IDX 0 |
|---|
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| 3076 | #define regCPC_INT_INFO_BASE_IDX 0 |
|---|
| 3077 | #define regCP_VIRT_STATUS 0x1dd8 |
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| 3078 | #define regCP_VIRT_STATUS_BASE_IDX 0 |
|---|
| 3079 | #define regCPC_INT_ADDR 0x1dd9 |
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| 3080 | #define regCPC_INT_ADDR_BASE_IDX 0 |
|---|
| 3081 | #define regCPC_INT_PASID 0x1dda |
|---|
| 3082 | #define regCPC_INT_PASID_BASE_IDX 0 |
|---|
| 3083 | #define regCP_GFX_ERROR 0x1ddb |
|---|
| 3084 | #define regCP_GFX_ERROR_BASE_IDX 0 |
|---|
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| 3086 | #define regCPG_UTCL1_CNTL_BASE_IDX 0 |
|---|
| 3087 | #define regCPC_UTCL1_CNTL 0x1ddd |
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| 3088 | #define regCPC_UTCL1_CNTL_BASE_IDX 0 |
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| 3089 | #define regCPF_UTCL1_CNTL 0x1dde |
|---|
| 3090 | #define regCPF_UTCL1_CNTL_BASE_IDX 0 |
|---|
| 3091 | #define regCP_AQL_SMM_STATUS 0x1ddf |
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| 3092 | #define regCP_AQL_SMM_STATUS_BASE_IDX 0 |
|---|
| 3093 | #define regCP_RB0_BASE 0x1de0 |
|---|
| 3094 | #define regCP_RB0_BASE_BASE_IDX 0 |
|---|
| 3095 | #define regCP_RB_BASE 0x1de0 |
|---|
| 3096 | #define regCP_RB_BASE_BASE_IDX 0 |
|---|
| 3097 | #define regCP_RB0_CNTL 0x1de1 |
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|---|
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|---|
| 3100 | #define regCP_RB_CNTL_BASE_IDX 0 |
|---|
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|---|
| 3102 | #define regCP_RB_RPTR_WR_BASE_IDX 0 |
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|---|
| 3105 | #define regCP_RB_RPTR_ADDR 0x1de3 |
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|---|
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|---|
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|---|
| 3114 | #define regCP_RB_BUFSZ_MASK_BASE_IDX 0 |
|---|
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|---|
| 3116 | #define regGC_PRIV_MODE_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
| 3120 | #define regCP_INT_STATUS_BASE_IDX 0 |
|---|
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|---|
| 3122 | #define regCP_DEVICE_ID_BASE_IDX 0 |
|---|
| 3123 | #define regCP_ME0_PIPE_PRIORITY_CNTS 0x1dec |
|---|
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|---|
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|---|
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|---|
| 3130 | #define regCP_RING0_PRIORITY_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 3140 | #define regCP_ME0_PIPE0_VMID_BASE_IDX 0 |
|---|
| 3141 | #define regCP_ME0_PIPE1_VMID 0x1df3 |
|---|
| 3142 | #define regCP_ME0_PIPE1_VMID_BASE_IDX 0 |
|---|
| 3143 | #define regCP_RB0_WPTR 0x1df4 |
|---|
| 3144 | #define regCP_RB0_WPTR_BASE_IDX 0 |
|---|
| 3145 | #define regCP_RB_WPTR 0x1df4 |
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|---|
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|---|
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|---|
| 3150 | #define regCP_RB_WPTR_HI_BASE_IDX 0 |
|---|
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|---|
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|---|
| 3153 | #define regCP_RB1_WPTR_HI 0x1df7 |
|---|
| 3154 | #define regCP_RB1_WPTR_HI_BASE_IDX 0 |
|---|
| 3155 | #define regCP_PROCESS_QUANTUM 0x1df9 |
|---|
| 3156 | #define regCP_PROCESS_QUANTUM_BASE_IDX 0 |
|---|
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|---|
| 3158 | #define regCP_RB_DOORBELL_RANGE_LOWER_BASE_IDX 0 |
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|---|
| 3160 | #define regCP_RB_DOORBELL_RANGE_UPPER_BASE_IDX 0 |
|---|
| 3161 | #define regCP_MEC_DOORBELL_RANGE_LOWER 0x1dfc |
|---|
| 3162 | #define regCP_MEC_DOORBELL_RANGE_LOWER_BASE_IDX 0 |
|---|
| 3163 | #define regCP_MEC_DOORBELL_RANGE_UPPER 0x1dfd |
|---|
| 3164 | #define regCP_MEC_DOORBELL_RANGE_UPPER_BASE_IDX 0 |
|---|
| 3165 | #define regCPG_UTCL1_ERROR 0x1dfe |
|---|
| 3166 | #define regCPG_UTCL1_ERROR_BASE_IDX 0 |
|---|
| 3167 | #define regCPC_UTCL1_ERROR 0x1dff |
|---|
| 3168 | #define regCPC_UTCL1_ERROR_BASE_IDX 0 |
|---|
| 3169 | #define regCP_RB1_BASE 0x1e00 |
|---|
| 3170 | #define regCP_RB1_BASE_BASE_IDX 0 |
|---|
| 3171 | #define regCP_RB1_CNTL 0x1e01 |
|---|
| 3172 | #define regCP_RB1_CNTL_BASE_IDX 0 |
|---|
| 3173 | #define regCP_RB1_RPTR_ADDR 0x1e02 |
|---|
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|---|
| 3175 | #define regCP_RB1_RPTR_ADDR_HI 0x1e03 |
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| 3176 | #define regCP_RB1_RPTR_ADDR_HI_BASE_IDX 0 |
|---|
| 3177 | #define regCP_RB1_BUFSZ_MASK 0x1e04 |
|---|
| 3178 | #define regCP_RB1_BUFSZ_MASK_BASE_IDX 0 |
|---|
| 3179 | #define regCP_INT_CNTL_RING0 0x1e0a |
|---|
| 3180 | #define regCP_INT_CNTL_RING0_BASE_IDX 0 |
|---|
| 3181 | #define regCP_INT_CNTL_RING1 0x1e0b |
|---|
| 3182 | #define regCP_INT_CNTL_RING1_BASE_IDX 0 |
|---|
| 3183 | #define regCP_INT_STATUS_RING0 0x1e0d |
|---|
| 3184 | #define regCP_INT_STATUS_RING0_BASE_IDX 0 |
|---|
| 3185 | #define regCP_INT_STATUS_RING1 0x1e0e |
|---|
| 3186 | #define regCP_INT_STATUS_RING1_BASE_IDX 0 |
|---|
| 3187 | #define regCP_PWR_CNTL 0x1e18 |
|---|
| 3188 | #define regCP_PWR_CNTL_BASE_IDX 0 |
|---|
| 3189 | #define regCP_ECC_FIRSTOCCURRENCE 0x1e1a |
|---|
| 3190 | #define regCP_ECC_FIRSTOCCURRENCE_BASE_IDX 0 |
|---|
| 3191 | #define regCP_ECC_FIRSTOCCURRENCE_RING0 0x1e1b |
|---|
| 3192 | #define regCP_ECC_FIRSTOCCURRENCE_RING0_BASE_IDX 0 |
|---|
| 3193 | #define regCP_ECC_FIRSTOCCURRENCE_RING1 0x1e1c |
|---|
| 3194 | #define regCP_ECC_FIRSTOCCURRENCE_RING1_BASE_IDX 0 |
|---|
| 3195 | #define regGB_EDC_MODE 0x1e1e |
|---|
| 3196 | #define regGB_EDC_MODE_BASE_IDX 0 |
|---|
| 3197 | #define regCP_DEBUG 0x1e1f |
|---|
| 3198 | #define regCP_DEBUG_BASE_IDX 0 |
|---|
| 3199 | #define regCP_CPC_DEBUG 0x1e21 |
|---|
| 3200 | #define regCP_CPC_DEBUG_BASE_IDX 0 |
|---|
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|---|
| 3202 | #define regCP_PQ_WPTR_POLL_CNTL_BASE_IDX 0 |
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| 3266 | #define regCP_MEC1_PRGRM_CNTR_START_BASE_IDX 0 |
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| 3304 | #define regCP_MAX_DRAW_COUNT_BASE_IDX 0 |
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| 3308 | #define regCP_MEC2_F32_INT_DIS_BASE_IDX 0 |
|---|
| 3309 | #define regCP_VMID_STATUS 0x1e5f |
|---|
| 3310 | #define regCP_VMID_STATUS_BASE_IDX 0 |
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| 3311 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_LO 0x1e60 |
|---|
| 3312 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_LO_BASE_IDX 0 |
|---|
| 3313 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_HI 0x1e61 |
|---|
| 3314 | #define regCPC_SUSPEND_CTX_SAVE_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 3315 | #define regCPC_SUSPEND_CTX_SAVE_CONTROL 0x1e62 |
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| 3316 | #define regCPC_SUSPEND_CTX_SAVE_CONTROL_BASE_IDX 0 |
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| 3318 | #define regCPC_SUSPEND_CNTL_STACK_OFFSET_BASE_IDX 0 |
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| 3320 | #define regCPC_SUSPEND_CNTL_STACK_SIZE_BASE_IDX 0 |
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| 3321 | #define regCPC_SUSPEND_WG_STATE_OFFSET 0x1e65 |
|---|
| 3322 | #define regCPC_SUSPEND_WG_STATE_OFFSET_BASE_IDX 0 |
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|---|
| 3324 | #define regCPC_SUSPEND_CTX_SAVE_SIZE_BASE_IDX 0 |
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| 3325 | #define regCPC_OS_PIPES 0x1e67 |
|---|
| 3326 | #define regCPC_OS_PIPES_BASE_IDX 0 |
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|---|
| 3328 | #define regCP_SUSPEND_RESUME_REQ_BASE_IDX 0 |
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|---|
| 3330 | #define regCP_SUSPEND_CNTL_BASE_IDX 0 |
|---|
| 3331 | #define regCP_IQ_WAIT_TIME3 0x1e6a |
|---|
| 3332 | #define regCP_IQ_WAIT_TIME3_BASE_IDX 0 |
|---|
| 3333 | #define regCPC_DDID_BASE_ADDR_LO 0x1e6b |
|---|
| 3334 | #define regCPC_DDID_BASE_ADDR_LO_BASE_IDX 0 |
|---|
| 3335 | #define regCP_DDID_BASE_ADDR_LO 0x1e6b |
|---|
| 3336 | #define regCP_DDID_BASE_ADDR_LO_BASE_IDX 0 |
|---|
| 3337 | #define regCPC_DDID_BASE_ADDR_HI 0x1e6c |
|---|
| 3338 | #define regCPC_DDID_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 3339 | #define regCP_DDID_BASE_ADDR_HI 0x1e6c |
|---|
| 3340 | #define regCP_DDID_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 3341 | #define regCPC_DDID_CNTL 0x1e6d |
|---|
| 3342 | #define regCPC_DDID_CNTL_BASE_IDX 0 |
|---|
| 3343 | #define regCP_DDID_CNTL 0x1e6d |
|---|
| 3344 | #define regCP_DDID_CNTL_BASE_IDX 0 |
|---|
| 3345 | #define regCP_GFX_DDID_INFLIGHT_COUNT 0x1e6e |
|---|
| 3346 | #define regCP_GFX_DDID_INFLIGHT_COUNT_BASE_IDX 0 |
|---|
| 3347 | #define regCP_GFX_DDID_WPTR 0x1e6f |
|---|
| 3348 | #define regCP_GFX_DDID_WPTR_BASE_IDX 0 |
|---|
| 3349 | #define regCP_GFX_DDID_RPTR 0x1e70 |
|---|
| 3350 | #define regCP_GFX_DDID_RPTR_BASE_IDX 0 |
|---|
| 3351 | #define regCP_GFX_DDID_DELTA_RPT_COUNT 0x1e71 |
|---|
| 3352 | #define regCP_GFX_DDID_DELTA_RPT_COUNT_BASE_IDX 0 |
|---|
| 3353 | #define regCP_GFX_HPD_STATUS0 0x1e72 |
|---|
| 3354 | #define regCP_GFX_HPD_STATUS0_BASE_IDX 0 |
|---|
| 3355 | #define regCP_GFX_HPD_CONTROL0 0x1e73 |
|---|
| 3356 | #define regCP_GFX_HPD_CONTROL0_BASE_IDX 0 |
|---|
| 3357 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_LO 0x1e74 |
|---|
| 3358 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_LO_BASE_IDX 0 |
|---|
| 3359 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_HI 0x1e75 |
|---|
| 3360 | #define regCP_GFX_HPD_OSPRE_FENCE_ADDR_HI_BASE_IDX 0 |
|---|
| 3361 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_LO 0x1e76 |
|---|
| 3362 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_LO_BASE_IDX 0 |
|---|
| 3363 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_HI 0x1e77 |
|---|
| 3364 | #define regCP_GFX_HPD_OSPRE_FENCE_DATA_HI_BASE_IDX 0 |
|---|
| 3365 | #define regCP_GFX_INDEX_MUTEX 0x1e78 |
|---|
| 3366 | #define regCP_GFX_INDEX_MUTEX_BASE_IDX 0 |
|---|
| 3367 | #define regCP_ME_PRGRM_CNTR_START_HI 0x1e79 |
|---|
| 3368 | #define regCP_ME_PRGRM_CNTR_START_HI_BASE_IDX 0 |
|---|
| 3369 | #define regCP_PFP_INTR_ROUTINE_START_HI 0x1e7a |
|---|
| 3370 | #define regCP_PFP_INTR_ROUTINE_START_HI_BASE_IDX 0 |
|---|
| 3371 | #define regCP_ME_INTR_ROUTINE_START_HI 0x1e7b |
|---|
| 3372 | #define regCP_ME_INTR_ROUTINE_START_HI_BASE_IDX 0 |
|---|
| 3373 | #define regCP_GFX_MQD_BASE_ADDR 0x1e7e |
|---|
| 3374 | #define regCP_GFX_MQD_BASE_ADDR_BASE_IDX 0 |
|---|
| 3375 | #define regCP_GFX_MQD_BASE_ADDR_HI 0x1e7f |
|---|
| 3376 | #define regCP_GFX_MQD_BASE_ADDR_HI_BASE_IDX 0 |
|---|
| 3377 | #define regCP_GFX_HQD_ACTIVE 0x1e80 |
|---|
| 3378 | #define regCP_GFX_HQD_ACTIVE_BASE_IDX 0 |
|---|
| 3379 | #define regCP_GFX_HQD_VMID 0x1e81 |
|---|
| 3380 | #define regCP_GFX_HQD_VMID_BASE_IDX 0 |
|---|
| 3381 | #define regCP_GFX_HQD_QUEUE_PRIORITY 0x1e84 |
|---|
| 3382 | #define regCP_GFX_HQD_QUEUE_PRIORITY_BASE_IDX 0 |
|---|
| 3383 | #define regCP_GFX_HQD_QUANTUM 0x1e85 |
|---|
| 3384 | #define regCP_GFX_HQD_QUANTUM_BASE_IDX 0 |
|---|
| 3385 | #define regCP_GFX_HQD_BASE 0x1e86 |
|---|
| 3386 | #define regCP_GFX_HQD_BASE_BASE_IDX 0 |
|---|
| 3387 | #define regCP_GFX_HQD_BASE_HI 0x1e87 |
|---|
| 3388 | #define regCP_GFX_HQD_BASE_HI_BASE_IDX 0 |
|---|
| 3389 | #define regCP_GFX_HQD_RPTR 0x1e88 |
|---|
| 3390 | #define regCP_GFX_HQD_RPTR_BASE_IDX 0 |
|---|
| 3391 | #define regCP_GFX_HQD_RPTR_ADDR 0x1e89 |
|---|
| 3392 | #define regCP_GFX_HQD_RPTR_ADDR_BASE_IDX 0 |
|---|
| 3393 | #define regCP_GFX_HQD_RPTR_ADDR_HI 0x1e8a |
|---|
| 3394 | #define regCP_GFX_HQD_RPTR_ADDR_HI_BASE_IDX 0 |
|---|
| 3395 | #define regCP_RB_WPTR_POLL_ADDR_LO 0x1e8b |
|---|
| 3396 | #define regCP_RB_WPTR_POLL_ADDR_LO_BASE_IDX 0 |
|---|
| 3397 | #define regCP_RB_WPTR_POLL_ADDR_HI 0x1e8c |
|---|
| 3398 | #define regCP_RB_WPTR_POLL_ADDR_HI_BASE_IDX 0 |
|---|
| 3399 | #define regCP_RB_DOORBELL_CONTROL 0x1e8d |
|---|
| 3400 | #define regCP_RB_DOORBELL_CONTROL_BASE_IDX 0 |
|---|
| 3401 | #define regCP_GFX_HQD_OFFSET 0x1e8e |
|---|
| 3402 | #define regCP_GFX_HQD_OFFSET_BASE_IDX 0 |
|---|
| 3403 | #define regCP_GFX_HQD_CNTL 0x1e8f |
|---|
| 3404 | #define regCP_GFX_HQD_CNTL_BASE_IDX 0 |
|---|
| 3405 | #define regCP_GFX_HQD_CSMD_RPTR 0x1e90 |
|---|
| 3406 | #define regCP_GFX_HQD_CSMD_RPTR_BASE_IDX 0 |
|---|
| 3407 | #define regCP_GFX_HQD_WPTR 0x1e91 |
|---|
| 3408 | #define regCP_GFX_HQD_WPTR_BASE_IDX 0 |
|---|
| 3409 | #define regCP_GFX_HQD_WPTR_HI 0x1e92 |
|---|
| 3410 | #define regCP_GFX_HQD_WPTR_HI_BASE_IDX 0 |
|---|
| 3411 | #define regCP_GFX_HQD_DEQUEUE_REQUEST 0x1e93 |
|---|
| 3412 | #define regCP_GFX_HQD_DEQUEUE_REQUEST_BASE_IDX 0 |
|---|
| 3413 | #define regCP_GFX_HQD_MAPPED 0x1e94 |
|---|
| 3414 | #define regCP_GFX_HQD_MAPPED_BASE_IDX 0 |
|---|
| 3415 | #define regCP_GFX_HQD_QUE_MGR_CONTROL 0x1e95 |
|---|
| 3416 | #define regCP_GFX_HQD_QUE_MGR_CONTROL_BASE_IDX 0 |
|---|
| 3417 | #define regCP_GFX_HQD_IQ_TIMER 0x1e96 |
|---|
| 3418 | #define regCP_GFX_HQD_IQ_TIMER_BASE_IDX 0 |
|---|
| 3419 | #define regCP_GFX_HQD_HQ_STATUS0 0x1e98 |
|---|
| 3420 | #define regCP_GFX_HQD_HQ_STATUS0_BASE_IDX 0 |
|---|
| 3421 | #define regCP_GFX_HQD_HQ_CONTROL0 0x1e99 |
|---|
| 3422 | #define regCP_GFX_HQD_HQ_CONTROL0_BASE_IDX 0 |
|---|
| 3423 | #define regCP_GFX_MQD_CONTROL 0x1e9a |
|---|
| 3424 | #define regCP_GFX_MQD_CONTROL_BASE_IDX 0 |
|---|
| 3425 | #define regCP_HQD_GFX_CONTROL 0x1e9f |
|---|
| 3426 | #define regCP_HQD_GFX_CONTROL_BASE_IDX 0 |
|---|
| 3427 | #define regCP_HQD_GFX_STATUS 0x1ea0 |
|---|
| 3428 | #define regCP_HQD_GFX_STATUS_BASE_IDX 0 |
|---|
| 3429 | #define regCP_DMA_WATCH0_ADDR_LO 0x1ec0 |
|---|
| 3430 | #define regCP_DMA_WATCH0_ADDR_LO_BASE_IDX 0 |
|---|
| 3431 | #define regCP_DMA_WATCH0_ADDR_HI 0x1ec1 |
|---|
| 3432 | #define regCP_DMA_WATCH0_ADDR_HI_BASE_IDX 0 |
|---|
| 3433 | #define regCP_DMA_WATCH0_MASK 0x1ec2 |
|---|
| 3434 | #define regCP_DMA_WATCH0_MASK_BASE_IDX 0 |
|---|
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|---|
| 3436 | #define regCP_DMA_WATCH0_CNTL_BASE_IDX 0 |
|---|
| 3437 | #define regCP_DMA_WATCH1_ADDR_LO 0x1ec4 |
|---|
| 3438 | #define regCP_DMA_WATCH1_ADDR_LO_BASE_IDX 0 |
|---|
| 3439 | #define regCP_DMA_WATCH1_ADDR_HI 0x1ec5 |
|---|
| 3440 | #define regCP_DMA_WATCH1_ADDR_HI_BASE_IDX 0 |
|---|
| 3441 | #define regCP_DMA_WATCH1_MASK 0x1ec6 |
|---|
| 3442 | #define regCP_DMA_WATCH1_MASK_BASE_IDX 0 |
|---|
| 3443 | #define regCP_DMA_WATCH1_CNTL 0x1ec7 |
|---|
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|---|
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| 3565 | // addressBlock: gc_cpphqddec |
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| 3598 | #define regCP_HQD_PQ_RPTR_REPORT_ADDR_HI_BASE_IDX 0 |
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| 3602 | #define regCP_HQD_PQ_WPTR_POLL_ADDR_HI_BASE_IDX 0 |
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| 3662 | #define regCP_HQD_EOP_EVENTS_BASE_IDX 0 |
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| 3668 | #define regCP_HQD_CTX_SAVE_CONTROL_BASE_IDX 0 |
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| 3670 | #define regCP_HQD_CNTL_STACK_OFFSET_BASE_IDX 0 |
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| 3678 | #define regCP_HQD_GDS_RESOURCE_STATE_BASE_IDX 0 |
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| 3682 | #define regCP_HQD_EOP_WPTR_MEM_BASE_IDX 0 |
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| 3684 | #define regCP_HQD_AQL_CONTROL_BASE_IDX 0 |
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| 3694 | #define regCP_HQD_SUSPEND_WG_STATE_OFFSET_BASE_IDX 0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 4180 | #define regPA_SC_VPORT_ZMAX_10_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4438 | #define regPA_CL_VPORT_ZOFFSET_14_BASE_IDX 1 |
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|---|
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|---|
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| 4542 | #define regSPI_PS_INPUT_CNTL_19_BASE_IDX 1 |
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|---|
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|---|
| 4548 | #define regSPI_PS_INPUT_CNTL_22_BASE_IDX 1 |
|---|
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|---|
| 4550 | #define regSPI_PS_INPUT_CNTL_23_BASE_IDX 1 |
|---|
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| 4552 | #define regSPI_PS_INPUT_CNTL_24_BASE_IDX 1 |
|---|
| 4553 | #define regSPI_PS_INPUT_CNTL_25 0x01aa |
|---|
| 4554 | #define regSPI_PS_INPUT_CNTL_25_BASE_IDX 1 |
|---|
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| 4556 | #define regSPI_PS_INPUT_CNTL_26_BASE_IDX 1 |
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| 4557 | #define regSPI_PS_INPUT_CNTL_27 0x01ac |
|---|
| 4558 | #define regSPI_PS_INPUT_CNTL_27_BASE_IDX 1 |
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|---|
| 4560 | #define regSPI_PS_INPUT_CNTL_28_BASE_IDX 1 |
|---|
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| 4562 | #define regSPI_PS_INPUT_CNTL_29_BASE_IDX 1 |
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|---|
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|---|
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|---|
| 4568 | #define regSPI_VS_OUT_CONFIG_BASE_IDX 1 |
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|---|
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|---|
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|---|
| 4572 | #define regSPI_PS_INPUT_ADDR_BASE_IDX 1 |
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|---|
| 4574 | #define regSPI_INTERP_CONTROL_0_BASE_IDX 1 |
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|---|
| 4576 | #define regSPI_PS_IN_CONTROL_BASE_IDX 1 |
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|---|
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| 4582 | #define regSPI_TMPRING_SIZE_BASE_IDX 1 |
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| 4583 | #define regSPI_GFX_SCRATCH_BASE_LO 0x01bb |
|---|
| 4584 | #define regSPI_GFX_SCRATCH_BASE_LO_BASE_IDX 1 |
|---|
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|---|
| 4586 | #define regSPI_GFX_SCRATCH_BASE_HI_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 4594 | #define regSPI_SHADER_COL_FORMAT_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4620 | #define regCB_BLEND0_CONTROL_BASE_IDX 1 |
|---|
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|---|
| 4622 | #define regCB_BLEND1_CONTROL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4635 | #define regGFX_COPY_STATE 0x01f4 |
|---|
| 4636 | #define regGFX_COPY_STATE_BASE_IDX 1 |
|---|
| 4637 | #define regPA_CL_POINT_X_RAD 0x01f5 |
|---|
| 4638 | #define regPA_CL_POINT_X_RAD_BASE_IDX 1 |
|---|
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|---|
| 4640 | #define regPA_CL_POINT_Y_RAD_BASE_IDX 1 |
|---|
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|---|
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|---|
| 4643 | #define regPA_CL_POINT_CULL_RAD 0x01f8 |
|---|
| 4644 | #define regPA_CL_POINT_CULL_RAD_BASE_IDX 1 |
|---|
| 4645 | #define regVGT_DMA_BASE_HI 0x01f9 |
|---|
| 4646 | #define regVGT_DMA_BASE_HI_BASE_IDX 1 |
|---|
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|---|
| 4648 | #define regVGT_DMA_BASE_BASE_IDX 1 |
|---|
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|---|
| 4650 | #define regVGT_DRAW_INITIATOR_BASE_IDX 1 |
|---|
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|---|
| 4652 | #define regVGT_EVENT_ADDRESS_REG_BASE_IDX 1 |
|---|
| 4653 | #define regGE_MAX_OUTPUT_PER_SUBGROUP 0x01ff |
|---|
| 4654 | #define regGE_MAX_OUTPUT_PER_SUBGROUP_BASE_IDX 1 |
|---|
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|---|
| 4656 | #define regDB_DEPTH_CONTROL_BASE_IDX 1 |
|---|
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|---|
| 4658 | #define regDB_EQAA_BASE_IDX 1 |
|---|
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|---|
| 4660 | #define regCB_COLOR_CONTROL_BASE_IDX 1 |
|---|
| 4661 | #define regDB_SHADER_CONTROL 0x0203 |
|---|
| 4662 | #define regDB_SHADER_CONTROL_BASE_IDX 1 |
|---|
| 4663 | #define regPA_CL_CLIP_CNTL 0x0204 |
|---|
| 4664 | #define regPA_CL_CLIP_CNTL_BASE_IDX 1 |
|---|
| 4665 | #define regPA_SU_SC_MODE_CNTL 0x0205 |
|---|
| 4666 | #define regPA_SU_SC_MODE_CNTL_BASE_IDX 1 |
|---|
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|---|
| 4668 | #define regPA_CL_VTE_CNTL_BASE_IDX 1 |
|---|
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|---|
| 4670 | #define regPA_CL_VS_OUT_CNTL_BASE_IDX 1 |
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|---|
| 4672 | #define regPA_CL_NANINF_CNTL_BASE_IDX 1 |
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| 4673 | #define regPA_SU_LINE_STIPPLE_CNTL 0x0209 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4680 | #define regPA_SU_SMALL_PRIM_FILTER_CNTL_BASE_IDX 1 |
|---|
| 4681 | #define regPA_CL_NGG_CNTL 0x020e |
|---|
| 4682 | #define regPA_CL_NGG_CNTL_BASE_IDX 1 |
|---|
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|---|
| 4684 | #define regPA_SU_OVER_RASTERIZATION_CNTL_BASE_IDX 1 |
|---|
| 4685 | #define regPA_STEREO_CNTL 0x0210 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 4842 | #define regPA_SC_BINNER_OUTPUT_TIMEOUT_CNTL_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
| 5814 | #define regCP_DMA_READ_TAGS_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 5864 | #define regCP_IB2_CMD_BUFSZ_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 5900 | #define regCP_PFP_COMPLETION_STATUS_BASE_IDX 1 |
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| 5902 | #define regCP_PRED_NOT_VISIBLE_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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| 6170 | #define regGDS_STRMOUT_PRIMS_WRITTEN_1_LO_BASE_IDX 1 |
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|---|
| 6174 | #define regGDS_STRMOUT_PRIMS_NEEDED_2_LO_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 8137 | #define regDB_PERFCOUNTER2_SELECT 0x3c44 |
|---|
| 8138 | #define regDB_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 8139 | #define regDB_PERFCOUNTER3_SELECT 0x3c46 |
|---|
| 8140 | #define regDB_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 8141 | #define regRLC_SPM_PERFMON_CNTL 0x3c80 |
|---|
| 8142 | #define regRLC_SPM_PERFMON_CNTL_BASE_IDX 1 |
|---|
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|---|
| 8144 | #define regRLC_SPM_PERFMON_RING_BASE_LO_BASE_IDX 1 |
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|---|
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|---|
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| 8150 | #define regRLC_SPM_RING_WRPTR_BASE_IDX 1 |
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|---|
| 8158 | #define regRLC_SPM_GLOBAL_MUXSEL_ADDR_BASE_IDX 1 |
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| 8160 | #define regRLC_SPM_GLOBAL_MUXSEL_DATA_BASE_IDX 1 |
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|---|
| 8162 | #define regRLC_SPM_SE_MUXSEL_ADDR_BASE_IDX 1 |
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| 8163 | #define regRLC_SPM_SE_MUXSEL_DATA 0x3c8b |
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| 8164 | #define regRLC_SPM_SE_MUXSEL_DATA_BASE_IDX 1 |
|---|
| 8165 | #define regRLC_SPM_ACCUM_DATARAM_ADDR 0x3c92 |
|---|
| 8166 | #define regRLC_SPM_ACCUM_DATARAM_ADDR_BASE_IDX 1 |
|---|
| 8167 | #define regRLC_SPM_ACCUM_DATARAM_DATA 0x3c93 |
|---|
| 8168 | #define regRLC_SPM_ACCUM_DATARAM_DATA_BASE_IDX 1 |
|---|
| 8169 | #define regRLC_SPM_ACCUM_SWA_DATARAM_ADDR 0x3c94 |
|---|
| 8170 | #define regRLC_SPM_ACCUM_SWA_DATARAM_ADDR_BASE_IDX 1 |
|---|
| 8171 | #define regRLC_SPM_ACCUM_SWA_DATARAM_DATA 0x3c95 |
|---|
| 8172 | #define regRLC_SPM_ACCUM_SWA_DATARAM_DATA_BASE_IDX 1 |
|---|
| 8173 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR 0x3c96 |
|---|
| 8174 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR_BASE_IDX 1 |
|---|
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|---|
| 8176 | #define regRLC_SPM_ACCUM_CTRLRAM_DATA_BASE_IDX 1 |
|---|
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|---|
| 8178 | #define regRLC_SPM_ACCUM_CTRLRAM_ADDR_OFFSET_BASE_IDX 1 |
|---|
| 8179 | #define regRLC_SPM_ACCUM_STATUS 0x3c99 |
|---|
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|---|
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|---|
| 8182 | #define regRLC_SPM_ACCUM_CTRL_BASE_IDX 1 |
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| 8183 | #define regRLC_SPM_ACCUM_MODE 0x3c9b |
|---|
| 8184 | #define regRLC_SPM_ACCUM_MODE_BASE_IDX 1 |
|---|
| 8185 | #define regRLC_SPM_ACCUM_THRESHOLD 0x3c9c |
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| 8186 | #define regRLC_SPM_ACCUM_THRESHOLD_BASE_IDX 1 |
|---|
| 8187 | #define regRLC_SPM_ACCUM_SAMPLES_REQUESTED 0x3c9d |
|---|
| 8188 | #define regRLC_SPM_ACCUM_SAMPLES_REQUESTED_BASE_IDX 1 |
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|---|
| 8190 | #define regRLC_SPM_ACCUM_DATARAM_WRCOUNT_BASE_IDX 1 |
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|---|
| 8192 | #define regRLC_SPM_ACCUM_DATARAM_32BITCNTRS_REGIONS_BASE_IDX 1 |
|---|
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|---|
| 8194 | #define regRLC_SPM_PAUSE_BASE_IDX 1 |
|---|
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| 8196 | #define regRLC_SPM_STATUS_BASE_IDX 1 |
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| 8197 | #define regRLC_SPM_GFXCLOCK_LOWCOUNT 0x3ca4 |
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| 8198 | #define regRLC_SPM_GFXCLOCK_LOWCOUNT_BASE_IDX 1 |
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| 8200 | #define regRLC_SPM_GFXCLOCK_HIGHCOUNT_BASE_IDX 1 |
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| 8202 | #define regRLC_SPM_MODE_BASE_IDX 1 |
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| 8204 | #define regRLC_SPM_RSPM_REQ_DATA_LO_BASE_IDX 1 |
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| 8205 | #define regRLC_SPM_RSPM_REQ_DATA_HI 0x3caf |
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| 8206 | #define regRLC_SPM_RSPM_REQ_DATA_HI_BASE_IDX 1 |
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| 8208 | #define regRLC_SPM_RSPM_REQ_OP_BASE_IDX 1 |
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| 8210 | #define regRLC_SPM_RSPM_RET_DATA_BASE_IDX 1 |
|---|
| 8211 | #define regRLC_SPM_RSPM_RET_OP 0x3cb2 |
|---|
| 8212 | #define regRLC_SPM_RSPM_RET_OP_BASE_IDX 1 |
|---|
| 8213 | #define regRLC_SPM_SE_RSPM_REQ_DATA_LO 0x3cb3 |
|---|
| 8214 | #define regRLC_SPM_SE_RSPM_REQ_DATA_LO_BASE_IDX 1 |
|---|
| 8215 | #define regRLC_SPM_SE_RSPM_REQ_DATA_HI 0x3cb4 |
|---|
| 8216 | #define regRLC_SPM_SE_RSPM_REQ_DATA_HI_BASE_IDX 1 |
|---|
| 8217 | #define regRLC_SPM_SE_RSPM_REQ_OP 0x3cb5 |
|---|
| 8218 | #define regRLC_SPM_SE_RSPM_REQ_OP_BASE_IDX 1 |
|---|
| 8219 | #define regRLC_SPM_SE_RSPM_RET_DATA 0x3cb6 |
|---|
| 8220 | #define regRLC_SPM_SE_RSPM_RET_DATA_BASE_IDX 1 |
|---|
| 8221 | #define regRLC_SPM_SE_RSPM_RET_OP 0x3cb7 |
|---|
| 8222 | #define regRLC_SPM_SE_RSPM_RET_OP_BASE_IDX 1 |
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| 8223 | #define regRLC_SPM_RSPM_CMD 0x3cb8 |
|---|
| 8224 | #define regRLC_SPM_RSPM_CMD_BASE_IDX 1 |
|---|
| 8225 | #define regRLC_SPM_RSPM_CMD_ACK 0x3cb9 |
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| 8226 | #define regRLC_SPM_RSPM_CMD_ACK_BASE_IDX 1 |
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| 8230 | #define regRLC_PERFMON_CNTL_BASE_IDX 1 |
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|---|
| 8233 | #define regRLC_PERFCOUNTER1_SELECT 0x3cc2 |
|---|
| 8234 | #define regRLC_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 8235 | #define regRMI_PERFCOUNTER0_SELECT 0x3d00 |
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| 8236 | #define regRMI_PERFCOUNTER0_SELECT_BASE_IDX 1 |
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| 8237 | #define regRMI_PERFCOUNTER0_SELECT1 0x3d01 |
|---|
| 8238 | #define regRMI_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 8239 | #define regRMI_PERFCOUNTER1_SELECT 0x3d02 |
|---|
| 8240 | #define regRMI_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 8241 | #define regRMI_PERFCOUNTER2_SELECT 0x3d03 |
|---|
| 8242 | #define regRMI_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 8243 | #define regRMI_PERFCOUNTER2_SELECT1 0x3d04 |
|---|
| 8244 | #define regRMI_PERFCOUNTER2_SELECT1_BASE_IDX 1 |
|---|
| 8245 | #define regRMI_PERFCOUNTER3_SELECT 0x3d05 |
|---|
| 8246 | #define regRMI_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 8247 | #define regRMI_PERF_COUNTER_CNTL 0x3d06 |
|---|
| 8248 | #define regRMI_PERF_COUNTER_CNTL_BASE_IDX 1 |
|---|
| 8249 | #define regGCR_PERFCOUNTER0_SELECT 0x3d60 |
|---|
| 8250 | #define regGCR_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 8251 | #define regGCR_PERFCOUNTER0_SELECT1 0x3d61 |
|---|
| 8252 | #define regGCR_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 8253 | #define regGCR_PERFCOUNTER1_SELECT 0x3d62 |
|---|
| 8254 | #define regGCR_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 8255 | #define regPA_PH_PERFCOUNTER0_SELECT 0x3d80 |
|---|
| 8256 | #define regPA_PH_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 8257 | #define regPA_PH_PERFCOUNTER0_SELECT1 0x3d81 |
|---|
| 8258 | #define regPA_PH_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 8259 | #define regPA_PH_PERFCOUNTER1_SELECT 0x3d82 |
|---|
| 8260 | #define regPA_PH_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 8261 | #define regPA_PH_PERFCOUNTER2_SELECT 0x3d83 |
|---|
| 8262 | #define regPA_PH_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
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|---|
| 8264 | #define regPA_PH_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 8265 | #define regPA_PH_PERFCOUNTER4_SELECT 0x3d85 |
|---|
| 8266 | #define regPA_PH_PERFCOUNTER4_SELECT_BASE_IDX 1 |
|---|
| 8267 | #define regPA_PH_PERFCOUNTER5_SELECT 0x3d86 |
|---|
| 8268 | #define regPA_PH_PERFCOUNTER5_SELECT_BASE_IDX 1 |
|---|
| 8269 | #define regPA_PH_PERFCOUNTER6_SELECT 0x3d87 |
|---|
| 8270 | #define regPA_PH_PERFCOUNTER6_SELECT_BASE_IDX 1 |
|---|
| 8271 | #define regPA_PH_PERFCOUNTER7_SELECT 0x3d88 |
|---|
| 8272 | #define regPA_PH_PERFCOUNTER7_SELECT_BASE_IDX 1 |
|---|
| 8273 | #define regPA_PH_PERFCOUNTER1_SELECT1 0x3d90 |
|---|
| 8274 | #define regPA_PH_PERFCOUNTER1_SELECT1_BASE_IDX 1 |
|---|
| 8275 | #define regPA_PH_PERFCOUNTER2_SELECT1 0x3d91 |
|---|
| 8276 | #define regPA_PH_PERFCOUNTER2_SELECT1_BASE_IDX 1 |
|---|
| 8277 | #define regPA_PH_PERFCOUNTER3_SELECT1 0x3d92 |
|---|
| 8278 | #define regPA_PH_PERFCOUNTER3_SELECT1_BASE_IDX 1 |
|---|
| 8279 | #define regUTCL1_PERFCOUNTER0_SELECT 0x3da0 |
|---|
| 8280 | #define regUTCL1_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 8281 | #define regUTCL1_PERFCOUNTER1_SELECT 0x3da1 |
|---|
| 8282 | #define regUTCL1_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 8283 | #define regUTCL1_PERFCOUNTER2_SELECT 0x3da2 |
|---|
| 8284 | #define regUTCL1_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 8285 | #define regUTCL1_PERFCOUNTER3_SELECT 0x3da3 |
|---|
| 8286 | #define regUTCL1_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
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|---|
| 8288 | #define regGL1A_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 8289 | #define regGL1A_PERFCOUNTER0_SELECT1 0x3dc1 |
|---|
| 8290 | #define regGL1A_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 8291 | #define regGL1A_PERFCOUNTER1_SELECT 0x3dc2 |
|---|
| 8292 | #define regGL1A_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 8293 | #define regGL1A_PERFCOUNTER2_SELECT 0x3dc3 |
|---|
| 8294 | #define regGL1A_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 8295 | #define regGL1A_PERFCOUNTER3_SELECT 0x3dc4 |
|---|
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|---|
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|---|
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|---|
| 8299 | #define regGL1H_PERFCOUNTER0_SELECT1 0x3dd1 |
|---|
| 8300 | #define regGL1H_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 8301 | #define regGL1H_PERFCOUNTER1_SELECT 0x3dd2 |
|---|
| 8302 | #define regGL1H_PERFCOUNTER1_SELECT_BASE_IDX 1 |
|---|
| 8303 | #define regGL1H_PERFCOUNTER2_SELECT 0x3dd3 |
|---|
| 8304 | #define regGL1H_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 8305 | #define regGL1H_PERFCOUNTER3_SELECT 0x3dd4 |
|---|
| 8306 | #define regGL1H_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 8307 | #define regCHA_PERFCOUNTER0_SELECT 0x3de0 |
|---|
| 8308 | #define regCHA_PERFCOUNTER0_SELECT_BASE_IDX 1 |
|---|
| 8309 | #define regCHA_PERFCOUNTER0_SELECT1 0x3de1 |
|---|
| 8310 | #define regCHA_PERFCOUNTER0_SELECT1_BASE_IDX 1 |
|---|
| 8311 | #define regCHA_PERFCOUNTER1_SELECT 0x3de2 |
|---|
| 8312 | #define regCHA_PERFCOUNTER1_SELECT_BASE_IDX 1 |
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| 8314 | #define regCHA_PERFCOUNTER2_SELECT_BASE_IDX 1 |
|---|
| 8315 | #define regCHA_PERFCOUNTER3_SELECT 0x3de4 |
|---|
| 8316 | #define regCHA_PERFCOUNTER3_SELECT_BASE_IDX 1 |
|---|
| 8317 | |
|---|
| 8318 | |
|---|
| 8319 | // addressBlock: gc_grtavfs_grtavfs_dec |
|---|
| 8320 | // base address: 0x3ac00 |
|---|
| 8321 | #define regGRTAVFS_RTAVFS_REG_ADDR 0x4b00 |
|---|
| 8322 | #define regGRTAVFS_RTAVFS_REG_ADDR_BASE_IDX 1 |
|---|
| 8323 | #define regGRTAVFS_RTAVFS_WR_DATA 0x4b01 |
|---|
| 8324 | #define regGRTAVFS_RTAVFS_WR_DATA_BASE_IDX 1 |
|---|
| 8325 | #define regGRTAVFS_GENERAL_0 0x4b02 |
|---|
| 8326 | #define regGRTAVFS_GENERAL_0_BASE_IDX 1 |
|---|
| 8327 | #define regGRTAVFS_RTAVFS_RD_DATA 0x4b03 |
|---|
| 8328 | #define regGRTAVFS_RTAVFS_RD_DATA_BASE_IDX 1 |
|---|
| 8329 | #define regGRTAVFS_RTAVFS_REG_CTRL 0x4b04 |
|---|
| 8330 | #define regGRTAVFS_RTAVFS_REG_CTRL_BASE_IDX 1 |
|---|
| 8331 | #define regGRTAVFS_RTAVFS_REG_STATUS 0x4b05 |
|---|
| 8332 | #define regGRTAVFS_RTAVFS_REG_STATUS_BASE_IDX 1 |
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| 8333 | #define regGRTAVFS_TARG_FREQ 0x4b06 |
|---|
| 8334 | #define regGRTAVFS_TARG_FREQ_BASE_IDX 1 |
|---|
| 8335 | #define regGRTAVFS_TARG_VOLT 0x4b07 |
|---|
| 8336 | #define regGRTAVFS_TARG_VOLT_BASE_IDX 1 |
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| 8337 | #define regGRTAVFS_SOFT_RESET 0x4b0c |
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| 8338 | #define regGRTAVFS_SOFT_RESET_BASE_IDX 1 |
|---|
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| 8340 | #define regGRTAVFS_PSM_CNTL_BASE_IDX 1 |
|---|
| 8341 | #define regGRTAVFS_CLK_CNTL 0x4b0e |
|---|
| 8342 | #define regGRTAVFS_CLK_CNTL_BASE_IDX 1 |
|---|
| 8343 | #define regGFX_ICG_GRTAVFS_CTRL 0x4b0f |
|---|
| 8344 | #define regGFX_ICG_GRTAVFS_CTRL_BASE_IDX 1 |
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| 8345 | |
|---|
| 8346 | |
|---|
| 8347 | // addressBlock: gc_grtavfsdec |
|---|
| 8348 | // base address: 0x3ac00 |
|---|
| 8349 | #define regRTAVFS_RTAVFS_REG_ADDR 0x4b00 |
|---|
| 8350 | #define regRTAVFS_RTAVFS_REG_ADDR_BASE_IDX 1 |
|---|
| 8351 | #define regRTAVFS_RTAVFS_WR_DATA 0x4b01 |
|---|
| 8352 | #define regRTAVFS_RTAVFS_WR_DATA_BASE_IDX 1 |
|---|
| 8353 | |
|---|
| 8354 | |
|---|
| 8355 | // addressBlock: gc_cphypdec |
|---|
| 8356 | // base address: 0x3e000 |
|---|
| 8357 | #define regCP_HYP_PFP_UCODE_ADDR 0x5814 |
|---|
| 8358 | #define regCP_HYP_PFP_UCODE_ADDR_BASE_IDX 1 |
|---|
| 8359 | #define regCP_PFP_UCODE_ADDR 0x5814 |
|---|
| 8360 | #define regCP_PFP_UCODE_ADDR_BASE_IDX 1 |
|---|
| 8361 | #define regCP_HYP_PFP_UCODE_DATA 0x5815 |
|---|
| 8362 | #define regCP_HYP_PFP_UCODE_DATA_BASE_IDX 1 |
|---|
| 8363 | #define regCP_PFP_UCODE_DATA 0x5815 |
|---|
| 8364 | #define regCP_PFP_UCODE_DATA_BASE_IDX 1 |
|---|
| 8365 | #define regCP_HYP_ME_UCODE_ADDR 0x5816 |
|---|
| 8366 | #define regCP_HYP_ME_UCODE_ADDR_BASE_IDX 1 |
|---|
| 8367 | #define regCP_ME_RAM_RADDR 0x5816 |
|---|
| 8368 | #define regCP_ME_RAM_RADDR_BASE_IDX 1 |
|---|
| 8369 | #define regCP_ME_RAM_WADDR 0x5816 |
|---|
| 8370 | #define regCP_ME_RAM_WADDR_BASE_IDX 1 |
|---|
| 8371 | #define regCP_HYP_ME_UCODE_DATA 0x5817 |
|---|
| 8372 | #define regCP_HYP_ME_UCODE_DATA_BASE_IDX 1 |
|---|
| 8373 | #define regCP_ME_RAM_DATA 0x5817 |
|---|
| 8374 | #define regCP_ME_RAM_DATA_BASE_IDX 1 |
|---|
| 8375 | #define regCP_HYP_MEC1_UCODE_ADDR 0x581a |
|---|
| 8376 | #define regCP_HYP_MEC1_UCODE_ADDR_BASE_IDX 1 |
|---|
| 8377 | #define regCP_MEC_ME1_UCODE_ADDR 0x581a |
|---|
| 8378 | #define regCP_MEC_ME1_UCODE_ADDR_BASE_IDX 1 |
|---|
| 8379 | #define regCP_HYP_MEC1_UCODE_DATA 0x581b |
|---|
| 8380 | #define regCP_HYP_MEC1_UCODE_DATA_BASE_IDX 1 |
|---|
| 8381 | #define regCP_MEC_ME1_UCODE_DATA 0x581b |
|---|
| 8382 | #define regCP_MEC_ME1_UCODE_DATA_BASE_IDX 1 |
|---|
| 8383 | #define regCP_HYP_MEC2_UCODE_ADDR 0x581c |
|---|
| 8384 | #define regCP_HYP_MEC2_UCODE_ADDR_BASE_IDX 1 |
|---|
| 8385 | #define regCP_MEC_ME2_UCODE_ADDR 0x581c |
|---|
| 8386 | #define regCP_MEC_ME2_UCODE_ADDR_BASE_IDX 1 |
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|---|
| 8470 | // base address: 0x3b000 |
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| 8494 | #define regRLC_GPM_TIMER_STAT_BASE_IDX 1 |
|---|
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| 8498 | #define regRLC_GPM_LEGACY_INT_CLEAR_BASE_IDX 1 |
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| 8500 | #define regRLC_INT_STAT_BASE_IDX 1 |
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| 8502 | #define regRLC_MGCG_CTRL_BASE_IDX 1 |
|---|
| 8503 | #define regRLC_JUMP_TABLE_RESTORE 0x4c1e |
|---|
| 8504 | #define regRLC_JUMP_TABLE_RESTORE_BASE_IDX 1 |
|---|
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|---|
| 8506 | #define regRLC_PG_DELAY_2_BASE_IDX 1 |
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|---|
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|---|
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|---|
| 8512 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_BASE_IDX 1 |
|---|
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|---|
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|---|
| 8516 | #define regRLC_GPM_THREAD_RESET_BASE_IDX 1 |
|---|
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|---|
| 8518 | #define regRLC_GPM_CP_DMA_COMPLETE_T0_BASE_IDX 1 |
|---|
| 8519 | #define regRLC_GPM_CP_DMA_COMPLETE_T1 0x4c2a |
|---|
| 8520 | #define regRLC_GPM_CP_DMA_COMPLETE_T1_BASE_IDX 1 |
|---|
| 8521 | #define regRLC_GPM_THREAD_INVALIDATE_CACHE 0x4c2b |
|---|
| 8522 | #define regRLC_GPM_THREAD_INVALIDATE_CACHE_BASE_IDX 1 |
|---|
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|---|
| 8524 | #define regRLC_CLK_COUNT_GFXCLK_LSB_BASE_IDX 1 |
|---|
| 8525 | #define regRLC_CLK_COUNT_GFXCLK_MSB 0x4c31 |
|---|
| 8526 | #define regRLC_CLK_COUNT_GFXCLK_MSB_BASE_IDX 1 |
|---|
| 8527 | #define regRLC_CLK_COUNT_REFCLK_LSB 0x4c32 |
|---|
| 8528 | #define regRLC_CLK_COUNT_REFCLK_LSB_BASE_IDX 1 |
|---|
| 8529 | #define regRLC_CLK_COUNT_REFCLK_MSB 0x4c33 |
|---|
| 8530 | #define regRLC_CLK_COUNT_REFCLK_MSB_BASE_IDX 1 |
|---|
| 8531 | #define regRLC_CLK_COUNT_CTRL 0x4c34 |
|---|
| 8532 | #define regRLC_CLK_COUNT_CTRL_BASE_IDX 1 |
|---|
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|---|
| 8534 | #define regRLC_CLK_COUNT_STAT_BASE_IDX 1 |
|---|
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|---|
| 8536 | #define regRLC_RLCG_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 8537 | #define regRLC_RLCG_DOORBELL_STAT 0x4c37 |
|---|
| 8538 | #define regRLC_RLCG_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 8539 | #define regRLC_RLCG_DOORBELL_0_DATA_LO 0x4c38 |
|---|
| 8540 | #define regRLC_RLCG_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 8541 | #define regRLC_RLCG_DOORBELL_0_DATA_HI 0x4c39 |
|---|
| 8542 | #define regRLC_RLCG_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
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|---|
| 8544 | #define regRLC_RLCG_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 8545 | #define regRLC_RLCG_DOORBELL_1_DATA_HI 0x4c3b |
|---|
| 8546 | #define regRLC_RLCG_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 8547 | #define regRLC_RLCG_DOORBELL_2_DATA_LO 0x4c3c |
|---|
| 8548 | #define regRLC_RLCG_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 8549 | #define regRLC_RLCG_DOORBELL_2_DATA_HI 0x4c3d |
|---|
| 8550 | #define regRLC_RLCG_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 8551 | #define regRLC_RLCG_DOORBELL_3_DATA_LO 0x4c3e |
|---|
| 8552 | #define regRLC_RLCG_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 8553 | #define regRLC_RLCG_DOORBELL_3_DATA_HI 0x4c3f |
|---|
| 8554 | #define regRLC_RLCG_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 8555 | #define regRLC_GPU_CLOCK_32_RES_SEL 0x4c41 |
|---|
| 8556 | #define regRLC_GPU_CLOCK_32_RES_SEL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 8561 | #define regRLC_GPM_THREAD_PRIORITY 0x4c44 |
|---|
| 8562 | #define regRLC_GPM_THREAD_PRIORITY_BASE_IDX 1 |
|---|
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|---|
| 8564 | #define regRLC_GPM_THREAD_ENABLE_BASE_IDX 1 |
|---|
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|---|
| 8566 | #define regRLC_RLCG_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 8567 | #define regRLC_CGTT_MGCG_OVERRIDE 0x4c48 |
|---|
| 8568 | #define regRLC_CGTT_MGCG_OVERRIDE_BASE_IDX 1 |
|---|
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|---|
| 8570 | #define regRLC_CGCG_CGLS_CTRL_BASE_IDX 1 |
|---|
| 8571 | #define regRLC_CGCG_RAMP_CTRL 0x4c4a |
|---|
| 8572 | #define regRLC_CGCG_RAMP_CTRL_BASE_IDX 1 |
|---|
| 8573 | #define regRLC_DYN_PG_STATUS 0x4c4b |
|---|
| 8574 | #define regRLC_DYN_PG_STATUS_BASE_IDX 1 |
|---|
| 8575 | #define regRLC_DYN_PG_REQUEST 0x4c4c |
|---|
| 8576 | #define regRLC_DYN_PG_REQUEST_BASE_IDX 1 |
|---|
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|---|
| 8578 | #define regRLC_PG_DELAY_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 8582 | #define regRLC_PG_ALWAYS_ON_WGP_MASK_BASE_IDX 1 |
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| 8583 | #define regRLC_MAX_PG_WGP 0x4c54 |
|---|
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|---|
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|---|
| 8586 | #define regRLC_AUTO_PG_CTRL_BASE_IDX 1 |
|---|
| 8587 | #define regRLC_SERDES_RD_INDEX 0x4c59 |
|---|
| 8588 | #define regRLC_SERDES_RD_INDEX_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 8594 | #define regRLC_SERDES_RD_DATA_2_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 8604 | #define regRLC_SERDES_BUSY_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 8608 | #define regRLC_GPM_GENERAL_1_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 8630 | #define regRLC_GPR_REG2_BASE_IDX 1 |
|---|
| 8631 | #define regRLC_GPM_INT_DISABLE_TH0 0x4c7c |
|---|
| 8632 | #define regRLC_GPM_INT_DISABLE_TH0_BASE_IDX 1 |
|---|
| 8633 | #define regRLC_GPM_LEGACY_INT_DISABLE 0x4c7d |
|---|
| 8634 | #define regRLC_GPM_LEGACY_INT_DISABLE_BASE_IDX 1 |
|---|
| 8635 | #define regRLC_GPM_INT_FORCE_TH0 0x4c7e |
|---|
| 8636 | #define regRLC_GPM_INT_FORCE_TH0_BASE_IDX 1 |
|---|
| 8637 | #define regRLC_SRM_CNTL 0x4c80 |
|---|
| 8638 | #define regRLC_SRM_CNTL_BASE_IDX 1 |
|---|
| 8639 | #define regRLC_SRM_GPM_COMMAND_STATUS 0x4c88 |
|---|
| 8640 | #define regRLC_SRM_GPM_COMMAND_STATUS_BASE_IDX 1 |
|---|
| 8641 | #define regRLC_SRM_INDEX_CNTL_ADDR_0 0x4c8b |
|---|
| 8642 | #define regRLC_SRM_INDEX_CNTL_ADDR_0_BASE_IDX 1 |
|---|
| 8643 | #define regRLC_SRM_INDEX_CNTL_ADDR_1 0x4c8c |
|---|
| 8644 | #define regRLC_SRM_INDEX_CNTL_ADDR_1_BASE_IDX 1 |
|---|
| 8645 | #define regRLC_SRM_INDEX_CNTL_ADDR_2 0x4c8d |
|---|
| 8646 | #define regRLC_SRM_INDEX_CNTL_ADDR_2_BASE_IDX 1 |
|---|
| 8647 | #define regRLC_SRM_INDEX_CNTL_ADDR_3 0x4c8e |
|---|
| 8648 | #define regRLC_SRM_INDEX_CNTL_ADDR_3_BASE_IDX 1 |
|---|
| 8649 | #define regRLC_SRM_INDEX_CNTL_ADDR_4 0x4c8f |
|---|
| 8650 | #define regRLC_SRM_INDEX_CNTL_ADDR_4_BASE_IDX 1 |
|---|
| 8651 | #define regRLC_SRM_INDEX_CNTL_ADDR_5 0x4c90 |
|---|
| 8652 | #define regRLC_SRM_INDEX_CNTL_ADDR_5_BASE_IDX 1 |
|---|
| 8653 | #define regRLC_SRM_INDEX_CNTL_ADDR_6 0x4c91 |
|---|
| 8654 | #define regRLC_SRM_INDEX_CNTL_ADDR_6_BASE_IDX 1 |
|---|
| 8655 | #define regRLC_SRM_INDEX_CNTL_ADDR_7 0x4c92 |
|---|
| 8656 | #define regRLC_SRM_INDEX_CNTL_ADDR_7_BASE_IDX 1 |
|---|
| 8657 | #define regRLC_SRM_INDEX_CNTL_DATA_0 0x4c93 |
|---|
| 8658 | #define regRLC_SRM_INDEX_CNTL_DATA_0_BASE_IDX 1 |
|---|
| 8659 | #define regRLC_SRM_INDEX_CNTL_DATA_1 0x4c94 |
|---|
| 8660 | #define regRLC_SRM_INDEX_CNTL_DATA_1_BASE_IDX 1 |
|---|
| 8661 | #define regRLC_SRM_INDEX_CNTL_DATA_2 0x4c95 |
|---|
| 8662 | #define regRLC_SRM_INDEX_CNTL_DATA_2_BASE_IDX 1 |
|---|
| 8663 | #define regRLC_SRM_INDEX_CNTL_DATA_3 0x4c96 |
|---|
| 8664 | #define regRLC_SRM_INDEX_CNTL_DATA_3_BASE_IDX 1 |
|---|
| 8665 | #define regRLC_SRM_INDEX_CNTL_DATA_4 0x4c97 |
|---|
| 8666 | #define regRLC_SRM_INDEX_CNTL_DATA_4_BASE_IDX 1 |
|---|
| 8667 | #define regRLC_SRM_INDEX_CNTL_DATA_5 0x4c98 |
|---|
| 8668 | #define regRLC_SRM_INDEX_CNTL_DATA_5_BASE_IDX 1 |
|---|
| 8669 | #define regRLC_SRM_INDEX_CNTL_DATA_6 0x4c99 |
|---|
| 8670 | #define regRLC_SRM_INDEX_CNTL_DATA_6_BASE_IDX 1 |
|---|
| 8671 | #define regRLC_SRM_INDEX_CNTL_DATA_7 0x4c9a |
|---|
| 8672 | #define regRLC_SRM_INDEX_CNTL_DATA_7_BASE_IDX 1 |
|---|
| 8673 | #define regRLC_SRM_STAT 0x4c9b |
|---|
| 8674 | #define regRLC_SRM_STAT_BASE_IDX 1 |
|---|
| 8675 | #define regRLC_GPM_GENERAL_8 0x4cad |
|---|
| 8676 | #define regRLC_GPM_GENERAL_8_BASE_IDX 1 |
|---|
| 8677 | #define regRLC_GPM_GENERAL_9 0x4cae |
|---|
| 8678 | #define regRLC_GPM_GENERAL_9_BASE_IDX 1 |
|---|
| 8679 | #define regRLC_GPM_GENERAL_10 0x4caf |
|---|
| 8680 | #define regRLC_GPM_GENERAL_10_BASE_IDX 1 |
|---|
| 8681 | #define regRLC_GPM_GENERAL_11 0x4cb0 |
|---|
| 8682 | #define regRLC_GPM_GENERAL_11_BASE_IDX 1 |
|---|
| 8683 | #define regRLC_GPM_GENERAL_12 0x4cb1 |
|---|
| 8684 | #define regRLC_GPM_GENERAL_12_BASE_IDX 1 |
|---|
| 8685 | #define regRLC_GPM_UTCL1_CNTL_0 0x4cb2 |
|---|
| 8686 | #define regRLC_GPM_UTCL1_CNTL_0_BASE_IDX 1 |
|---|
| 8687 | #define regRLC_GPM_UTCL1_CNTL_1 0x4cb3 |
|---|
| 8688 | #define regRLC_GPM_UTCL1_CNTL_1_BASE_IDX 1 |
|---|
| 8689 | #define regRLC_SPM_UTCL1_CNTL 0x4cb5 |
|---|
| 8690 | #define regRLC_SPM_UTCL1_CNTL_BASE_IDX 1 |
|---|
| 8691 | #define regRLC_UTCL1_STATUS_2 0x4cb6 |
|---|
| 8692 | #define regRLC_UTCL1_STATUS_2_BASE_IDX 1 |
|---|
| 8693 | #define regRLC_SPM_UTCL1_ERROR_1 0x4cbc |
|---|
| 8694 | #define regRLC_SPM_UTCL1_ERROR_1_BASE_IDX 1 |
|---|
| 8695 | #define regRLC_SPM_UTCL1_ERROR_2 0x4cbd |
|---|
| 8696 | #define regRLC_SPM_UTCL1_ERROR_2_BASE_IDX 1 |
|---|
| 8697 | #define regRLC_GPM_UTCL1_TH0_ERROR_1 0x4cbe |
|---|
| 8698 | #define regRLC_GPM_UTCL1_TH0_ERROR_1_BASE_IDX 1 |
|---|
| 8699 | #define regRLC_GPM_UTCL1_TH0_ERROR_2 0x4cc0 |
|---|
| 8700 | #define regRLC_GPM_UTCL1_TH0_ERROR_2_BASE_IDX 1 |
|---|
| 8701 | #define regRLC_GPM_UTCL1_TH1_ERROR_1 0x4cc1 |
|---|
| 8702 | #define regRLC_GPM_UTCL1_TH1_ERROR_1_BASE_IDX 1 |
|---|
| 8703 | #define regRLC_GPM_UTCL1_TH1_ERROR_2 0x4cc2 |
|---|
| 8704 | #define regRLC_GPM_UTCL1_TH1_ERROR_2_BASE_IDX 1 |
|---|
| 8705 | #define regRLC_CGCG_CGLS_CTRL_3D 0x4cc5 |
|---|
| 8706 | #define regRLC_CGCG_CGLS_CTRL_3D_BASE_IDX 1 |
|---|
| 8707 | #define regRLC_CGCG_RAMP_CTRL_3D 0x4cc6 |
|---|
| 8708 | #define regRLC_CGCG_RAMP_CTRL_3D_BASE_IDX 1 |
|---|
| 8709 | #define regRLC_SEMAPHORE_0 0x4cc7 |
|---|
| 8710 | #define regRLC_SEMAPHORE_0_BASE_IDX 1 |
|---|
| 8711 | #define regRLC_SEMAPHORE_1 0x4cc8 |
|---|
| 8712 | #define regRLC_SEMAPHORE_1_BASE_IDX 1 |
|---|
| 8713 | #define regRLC_SEMAPHORE_2 0x4cc9 |
|---|
| 8714 | #define regRLC_SEMAPHORE_2_BASE_IDX 1 |
|---|
| 8715 | #define regRLC_SEMAPHORE_3 0x4cca |
|---|
| 8716 | #define regRLC_SEMAPHORE_3_BASE_IDX 1 |
|---|
| 8717 | #define regRLC_PACE_INT_STAT 0x4ccc |
|---|
| 8718 | #define regRLC_PACE_INT_STAT_BASE_IDX 1 |
|---|
| 8719 | #define regRLC_UTCL1_STATUS 0x4cd4 |
|---|
| 8720 | #define regRLC_UTCL1_STATUS_BASE_IDX 1 |
|---|
| 8721 | #define regRLC_R2I_CNTL_0 0x4cd5 |
|---|
| 8722 | #define regRLC_R2I_CNTL_0_BASE_IDX 1 |
|---|
| 8723 | #define regRLC_R2I_CNTL_1 0x4cd6 |
|---|
| 8724 | #define regRLC_R2I_CNTL_1_BASE_IDX 1 |
|---|
| 8725 | #define regRLC_R2I_CNTL_2 0x4cd7 |
|---|
| 8726 | #define regRLC_R2I_CNTL_2_BASE_IDX 1 |
|---|
| 8727 | #define regRLC_R2I_CNTL_3 0x4cd8 |
|---|
| 8728 | #define regRLC_R2I_CNTL_3_BASE_IDX 1 |
|---|
| 8729 | #define regRLC_GPM_INT_STAT_TH0 0x4cdc |
|---|
| 8730 | #define regRLC_GPM_INT_STAT_TH0_BASE_IDX 1 |
|---|
| 8731 | #define regRLC_GPM_GENERAL_13 0x4cdd |
|---|
| 8732 | #define regRLC_GPM_GENERAL_13_BASE_IDX 1 |
|---|
| 8733 | #define regRLC_GPM_GENERAL_14 0x4cde |
|---|
| 8734 | #define regRLC_GPM_GENERAL_14_BASE_IDX 1 |
|---|
| 8735 | #define regRLC_GPM_GENERAL_15 0x4cdf |
|---|
| 8736 | #define regRLC_GPM_GENERAL_15_BASE_IDX 1 |
|---|
| 8737 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_1 0x4cea |
|---|
| 8738 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_1_BASE_IDX 1 |
|---|
| 8739 | #define regRLC_GPU_CLOCK_COUNT_LSB_2 0x4ceb |
|---|
| 8740 | #define regRLC_GPU_CLOCK_COUNT_LSB_2_BASE_IDX 1 |
|---|
| 8741 | #define regRLC_GPU_CLOCK_COUNT_MSB_2 0x4cec |
|---|
| 8742 | #define regRLC_GPU_CLOCK_COUNT_MSB_2_BASE_IDX 1 |
|---|
| 8743 | #define regRLC_PACE_INT_DISABLE 0x4ced |
|---|
| 8744 | #define regRLC_PACE_INT_DISABLE_BASE_IDX 1 |
|---|
| 8745 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_2 0x4cef |
|---|
| 8746 | #define regRLC_CAPTURE_GPU_CLOCK_COUNT_2_BASE_IDX 1 |
|---|
| 8747 | #define regRLC_GPU_CLOCK_COUNT_LSB_1 0x4cfb |
|---|
| 8748 | #define regRLC_GPU_CLOCK_COUNT_LSB_1_BASE_IDX 1 |
|---|
| 8749 | #define regRLC_GPU_CLOCK_COUNT_MSB_1 0x4cfc |
|---|
| 8750 | #define regRLC_GPU_CLOCK_COUNT_MSB_1_BASE_IDX 1 |
|---|
| 8751 | #define regRLC_RLCV_SPARE_INT 0x4d00 |
|---|
| 8752 | #define regRLC_RLCV_SPARE_INT_BASE_IDX 1 |
|---|
| 8753 | #define regRLC_PACE_TIMER_INT_0 0x4d04 |
|---|
| 8754 | #define regRLC_PACE_TIMER_INT_0_BASE_IDX 1 |
|---|
| 8755 | #define regRLC_PACE_TIMER_INT_1 0x4d05 |
|---|
| 8756 | #define regRLC_PACE_TIMER_INT_1_BASE_IDX 1 |
|---|
| 8757 | #define regRLC_PACE_TIMER_CTRL 0x4d06 |
|---|
| 8758 | #define regRLC_PACE_TIMER_CTRL_BASE_IDX 1 |
|---|
| 8759 | #define regRLC_SMU_CLK_REQ 0x4d08 |
|---|
| 8760 | #define regRLC_SMU_CLK_REQ_BASE_IDX 1 |
|---|
| 8761 | #define regRLC_CP_STAT_INVAL_STAT 0x4d09 |
|---|
| 8762 | #define regRLC_CP_STAT_INVAL_STAT_BASE_IDX 1 |
|---|
| 8763 | #define regRLC_CP_STAT_INVAL_CTRL 0x4d0a |
|---|
| 8764 | #define regRLC_CP_STAT_INVAL_CTRL_BASE_IDX 1 |
|---|
| 8765 | #define regRLC_SPARE 0x4d0b |
|---|
| 8766 | #define regRLC_SPARE_BASE_IDX 1 |
|---|
| 8767 | #define regRLC_SPP_CTRL 0x4d0c |
|---|
| 8768 | #define regRLC_SPP_CTRL_BASE_IDX 1 |
|---|
| 8769 | #define regRLC_SPP_SHADER_PROFILE_EN 0x4d0d |
|---|
| 8770 | #define regRLC_SPP_SHADER_PROFILE_EN_BASE_IDX 1 |
|---|
| 8771 | #define regRLC_SPP_SSF_CAPTURE_EN 0x4d0e |
|---|
| 8772 | #define regRLC_SPP_SSF_CAPTURE_EN_BASE_IDX 1 |
|---|
| 8773 | #define regRLC_SPP_SSF_THRESHOLD_0 0x4d0f |
|---|
| 8774 | #define regRLC_SPP_SSF_THRESHOLD_0_BASE_IDX 1 |
|---|
| 8775 | #define regRLC_SPP_SSF_THRESHOLD_1 0x4d10 |
|---|
| 8776 | #define regRLC_SPP_SSF_THRESHOLD_1_BASE_IDX 1 |
|---|
| 8777 | #define regRLC_SPP_SSF_THRESHOLD_2 0x4d11 |
|---|
| 8778 | #define regRLC_SPP_SSF_THRESHOLD_2_BASE_IDX 1 |
|---|
| 8779 | #define regRLC_SPP_INFLIGHT_RD_ADDR 0x4d12 |
|---|
| 8780 | #define regRLC_SPP_INFLIGHT_RD_ADDR_BASE_IDX 1 |
|---|
| 8781 | #define regRLC_SPP_INFLIGHT_RD_DATA 0x4d13 |
|---|
| 8782 | #define regRLC_SPP_INFLIGHT_RD_DATA_BASE_IDX 1 |
|---|
| 8783 | #define regRLC_SPP_PROF_INFO_1 0x4d18 |
|---|
| 8784 | #define regRLC_SPP_PROF_INFO_1_BASE_IDX 1 |
|---|
| 8785 | #define regRLC_SPP_PROF_INFO_2 0x4d19 |
|---|
| 8786 | #define regRLC_SPP_PROF_INFO_2_BASE_IDX 1 |
|---|
| 8787 | #define regRLC_SPP_GLOBAL_SH_ID 0x4d1a |
|---|
| 8788 | #define regRLC_SPP_GLOBAL_SH_ID_BASE_IDX 1 |
|---|
| 8789 | #define regRLC_SPP_GLOBAL_SH_ID_VALID 0x4d1b |
|---|
| 8790 | #define regRLC_SPP_GLOBAL_SH_ID_VALID_BASE_IDX 1 |
|---|
| 8791 | #define regRLC_SPP_STATUS 0x4d1c |
|---|
| 8792 | #define regRLC_SPP_STATUS_BASE_IDX 1 |
|---|
| 8793 | #define regRLC_SPP_PVT_STAT_0 0x4d1d |
|---|
| 8794 | #define regRLC_SPP_PVT_STAT_0_BASE_IDX 1 |
|---|
| 8795 | #define regRLC_SPP_PVT_STAT_1 0x4d1e |
|---|
| 8796 | #define regRLC_SPP_PVT_STAT_1_BASE_IDX 1 |
|---|
| 8797 | #define regRLC_SPP_PVT_STAT_2 0x4d1f |
|---|
| 8798 | #define regRLC_SPP_PVT_STAT_2_BASE_IDX 1 |
|---|
| 8799 | #define regRLC_SPP_PVT_STAT_3 0x4d20 |
|---|
| 8800 | #define regRLC_SPP_PVT_STAT_3_BASE_IDX 1 |
|---|
| 8801 | #define regRLC_SPP_PVT_LEVEL_MAX 0x4d21 |
|---|
| 8802 | #define regRLC_SPP_PVT_LEVEL_MAX_BASE_IDX 1 |
|---|
| 8803 | #define regRLC_SPP_STALL_STATE_UPDATE 0x4d22 |
|---|
| 8804 | #define regRLC_SPP_STALL_STATE_UPDATE_BASE_IDX 1 |
|---|
| 8805 | #define regRLC_SPP_PBB_INFO 0x4d23 |
|---|
| 8806 | #define regRLC_SPP_PBB_INFO_BASE_IDX 1 |
|---|
| 8807 | #define regRLC_SPP_RESET 0x4d24 |
|---|
| 8808 | #define regRLC_SPP_RESET_BASE_IDX 1 |
|---|
| 8809 | #define regRLC_RLCP_DOORBELL_RANGE 0x4d26 |
|---|
| 8810 | #define regRLC_RLCP_DOORBELL_RANGE_BASE_IDX 1 |
|---|
| 8811 | #define regRLC_RLCP_DOORBELL_CNTL 0x4d27 |
|---|
| 8812 | #define regRLC_RLCP_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 8813 | #define regRLC_RLCP_DOORBELL_STAT 0x4d28 |
|---|
| 8814 | #define regRLC_RLCP_DOORBELL_STAT_BASE_IDX 1 |
|---|
| 8815 | #define regRLC_RLCP_DOORBELL_0_DATA_LO 0x4d29 |
|---|
| 8816 | #define regRLC_RLCP_DOORBELL_0_DATA_LO_BASE_IDX 1 |
|---|
| 8817 | #define regRLC_RLCP_DOORBELL_0_DATA_HI 0x4d2a |
|---|
| 8818 | #define regRLC_RLCP_DOORBELL_0_DATA_HI_BASE_IDX 1 |
|---|
| 8819 | #define regRLC_RLCP_DOORBELL_1_DATA_LO 0x4d2b |
|---|
| 8820 | #define regRLC_RLCP_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
| 8821 | #define regRLC_RLCP_DOORBELL_1_DATA_HI 0x4d2c |
|---|
| 8822 | #define regRLC_RLCP_DOORBELL_1_DATA_HI_BASE_IDX 1 |
|---|
| 8823 | #define regRLC_RLCP_DOORBELL_2_DATA_LO 0x4d2d |
|---|
| 8824 | #define regRLC_RLCP_DOORBELL_2_DATA_LO_BASE_IDX 1 |
|---|
| 8825 | #define regRLC_RLCP_DOORBELL_2_DATA_HI 0x4d2e |
|---|
| 8826 | #define regRLC_RLCP_DOORBELL_2_DATA_HI_BASE_IDX 1 |
|---|
| 8827 | #define regRLC_RLCP_DOORBELL_3_DATA_LO 0x4d2f |
|---|
| 8828 | #define regRLC_RLCP_DOORBELL_3_DATA_LO_BASE_IDX 1 |
|---|
| 8829 | #define regRLC_RLCP_DOORBELL_3_DATA_HI 0x4d30 |
|---|
| 8830 | #define regRLC_RLCP_DOORBELL_3_DATA_HI_BASE_IDX 1 |
|---|
| 8831 | #define regRLC_CAC_MASK_CNTL 0x4d45 |
|---|
| 8832 | #define regRLC_CAC_MASK_CNTL_BASE_IDX 1 |
|---|
| 8833 | #define regRLC_POWER_RESIDENCY_CNTR_CTRL 0x4d48 |
|---|
| 8834 | #define regRLC_POWER_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 8835 | #define regRLC_CLK_RESIDENCY_CNTR_CTRL 0x4d49 |
|---|
| 8836 | #define regRLC_CLK_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 8837 | #define regRLC_DS_RESIDENCY_CNTR_CTRL 0x4d4a |
|---|
| 8838 | #define regRLC_DS_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 8839 | #define regRLC_ULV_RESIDENCY_CNTR_CTRL 0x4d4b |
|---|
| 8840 | #define regRLC_ULV_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 8841 | #define regRLC_PCC_RESIDENCY_CNTR_CTRL 0x4d4c |
|---|
| 8842 | #define regRLC_PCC_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 8843 | #define regRLC_GENERAL_RESIDENCY_CNTR_CTRL 0x4d4d |
|---|
| 8844 | #define regRLC_GENERAL_RESIDENCY_CNTR_CTRL_BASE_IDX 1 |
|---|
| 8845 | #define regRLC_POWER_RESIDENCY_EVENT_CNTR 0x4d50 |
|---|
| 8846 | #define regRLC_POWER_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 8847 | #define regRLC_CLK_RESIDENCY_EVENT_CNTR 0x4d51 |
|---|
| 8848 | #define regRLC_CLK_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 8849 | #define regRLC_DS_RESIDENCY_EVENT_CNTR 0x4d52 |
|---|
| 8850 | #define regRLC_DS_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 8851 | #define regRLC_ULV_RESIDENCY_EVENT_CNTR 0x4d53 |
|---|
| 8852 | #define regRLC_ULV_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 8853 | #define regRLC_PCC_RESIDENCY_EVENT_CNTR 0x4d54 |
|---|
| 8854 | #define regRLC_PCC_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 8855 | #define regRLC_GENERAL_RESIDENCY_EVENT_CNTR 0x4d55 |
|---|
| 8856 | #define regRLC_GENERAL_RESIDENCY_EVENT_CNTR_BASE_IDX 1 |
|---|
| 8857 | #define regRLC_POWER_RESIDENCY_REF_CNTR 0x4d58 |
|---|
| 8858 | #define regRLC_POWER_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 8859 | #define regRLC_CLK_RESIDENCY_REF_CNTR 0x4d59 |
|---|
| 8860 | #define regRLC_CLK_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 8861 | #define regRLC_DS_RESIDENCY_REF_CNTR 0x4d5a |
|---|
| 8862 | #define regRLC_DS_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 8863 | #define regRLC_ULV_RESIDENCY_REF_CNTR 0x4d5b |
|---|
| 8864 | #define regRLC_ULV_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 8865 | #define regRLC_PCC_RESIDENCY_REF_CNTR 0x4d5c |
|---|
| 8866 | #define regRLC_PCC_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 8867 | #define regRLC_GENERAL_RESIDENCY_REF_CNTR 0x4d5d |
|---|
| 8868 | #define regRLC_GENERAL_RESIDENCY_REF_CNTR_BASE_IDX 1 |
|---|
| 8869 | #define regRLC_GFX_IH_CLIENT_CTRL 0x4d5e |
|---|
| 8870 | #define regRLC_GFX_IH_CLIENT_CTRL_BASE_IDX 1 |
|---|
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|---|
| 8872 | #define regRLC_GFX_IH_ARBITER_STAT_BASE_IDX 1 |
|---|
| 8873 | #define regRLC_GFX_IH_CLIENT_SE_STAT_L 0x4d60 |
|---|
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|---|
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|---|
| 8876 | #define regRLC_GFX_IH_CLIENT_SE_STAT_H_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 8888 | #define regRLC_SPM_SE_DELAY_IND_DATA_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 8914 | #define regRLC_SPM_THREAD_TRACE_CTRL_BASE_IDX 1 |
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|---|
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|---|
| 8922 | #define regRLC_SPP_CAM_EXT_DATA_BASE_IDX 1 |
|---|
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|---|
| 8924 | #define regRLC_CPAXI_DOORBELL_MON_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 8928 | #define regRLC_CPAXI_DOORBELL_MON_DATA_LSB_BASE_IDX 1 |
|---|
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|---|
| 8930 | #define regRLC_CPAXI_DOORBELL_MON_DATA_MSB_BASE_IDX 1 |
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|---|
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|---|
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|---|
| 8934 | #define regRLC_XT_DOORBELL_CNTL_BASE_IDX 1 |
|---|
| 8935 | #define regRLC_XT_DOORBELL_STAT 0x4df7 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 8942 | #define regRLC_XT_DOORBELL_1_DATA_LO_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 8956 | #define regSMU_RLC_RESPONSE_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 8965 | #define regRLC_SMU_MESSAGE_1 0x4e06 |
|---|
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|---|
| 8967 | #define regRLC_SMU_MESSAGE_2 0x4e07 |
|---|
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|---|
| 8969 | #define regRLC_SRM_GPM_COMMAND 0x4e08 |
|---|
| 8970 | #define regRLC_SRM_GPM_COMMAND_BASE_IDX 1 |
|---|
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|---|
| 8972 | #define regRLC_SRM_GPM_ABORT_BASE_IDX 1 |
|---|
| 8973 | #define regRLC_SMU_COMMAND 0x4e0a |
|---|
| 8974 | #define regRLC_SMU_COMMAND_BASE_IDX 1 |
|---|
| 8975 | #define regRLC_SMU_ARGUMENT_1 0x4e0b |
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|---|
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|---|
| 8978 | #define regRLC_SMU_ARGUMENT_2_BASE_IDX 1 |
|---|
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|---|
| 8980 | #define regRLC_SMU_ARGUMENT_3_BASE_IDX 1 |
|---|
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|---|
| 8982 | #define regRLC_SMU_ARGUMENT_4_BASE_IDX 1 |
|---|
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| 8984 | #define regRLC_SMU_ARGUMENT_5_BASE_IDX 1 |
|---|
| 8985 | #define regRLC_IMU_BOOTLOAD_ADDR_HI 0x4e10 |
|---|
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|---|
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| 8988 | #define regRLC_IMU_BOOTLOAD_ADDR_LO_BASE_IDX 1 |
|---|
| 8989 | #define regRLC_IMU_BOOTLOAD_SIZE 0x4e12 |
|---|
| 8990 | #define regRLC_IMU_BOOTLOAD_SIZE_BASE_IDX 1 |
|---|
| 8991 | #define regRLC_IMU_MISC 0x4e16 |
|---|
| 8992 | #define regRLC_IMU_MISC_BASE_IDX 1 |
|---|
| 8993 | #define regRLC_IMU_RESET_VECTOR 0x4e17 |
|---|
| 8994 | #define regRLC_IMU_RESET_VECTOR_BASE_IDX 1 |
|---|
| 8995 | |
|---|
| 8996 | |
|---|
| 8997 | // addressBlock: gc_rlcsdec |
|---|
| 8998 | // base address: 0x3b980 |
|---|
| 8999 | #define regRLC_GPM_STAT 0x4e6b |
|---|
| 9000 | #define regRLC_GPM_STAT_BASE_IDX 1 |
|---|
| 9001 | |
|---|
| 9002 | |
|---|
| 9003 | // addressBlock: gc_pfvfdec_rlc |
|---|
| 9004 | // base address: 0x2a600 |
|---|
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|---|
| 9006 | #define regRLC_SAFE_MODE_BASE_IDX 1 |
|---|
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|---|
| 9008 | #define regRLC_SPM_SAMPLE_CNT_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 9012 | #define regRLC_SPM_INT_CNTL_BASE_IDX 1 |
|---|
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|---|
| 9014 | #define regRLC_SPM_INT_STATUS_BASE_IDX 1 |
|---|
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|---|
| 9016 | #define regRLC_SPM_INT_INFO_1_BASE_IDX 1 |
|---|
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|---|
| 9018 | #define regRLC_SPM_INT_INFO_2_BASE_IDX 1 |
|---|
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|---|
| 9020 | #define regRLC_CSIB_ADDR_LO_BASE_IDX 1 |
|---|
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|---|
| 9022 | #define regRLC_CSIB_ADDR_HI_BASE_IDX 1 |
|---|
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|---|
| 9024 | #define regRLC_CSIB_LENGTH_BASE_IDX 1 |
|---|
| 9025 | #define regRLC_CP_SCHEDULERS 0x098a |
|---|
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|---|
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|---|
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|---|
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|---|
| 9030 | #define regRLC_CP_EOF_INT_CNT_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
| 9034 | #define regRLC_SPARE_INT_1_BASE_IDX 1 |
|---|
| 9035 | #define regRLC_SPARE_INT_2 0x098f |
|---|
| 9036 | #define regRLC_SPARE_INT_2_BASE_IDX 1 |
|---|
| 9037 | #define regRLC_PACE_SPARE_INT 0x0990 |
|---|
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|---|
| 9039 | #define regRLC_PACE_SPARE_INT_1 0x0991 |
|---|
| 9040 | #define regRLC_PACE_SPARE_INT_1_BASE_IDX 1 |
|---|
| 9041 | #define regRLC_RLCV_SPARE_INT_1 0x0992 |
|---|
| 9042 | #define regRLC_RLCV_SPARE_INT_1_BASE_IDX 1 |
|---|
| 9043 | |
|---|
| 9044 | |
|---|
| 9045 | // addressBlock: gc_pwrdec |
|---|
| 9046 | // base address: 0x3c000 |
|---|
| 9047 | #define regCGTS_TCC_DISABLE 0x5006 |
|---|
| 9048 | #define regCGTS_TCC_DISABLE_BASE_IDX 1 |
|---|
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|---|
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|---|
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| 9052 | #define regGFX_ICG_SPI_RA1_CLK_CTRL_BASE_IDX 1 |
|---|
| 9053 | #define regGFX_ICG_SPI_CS_CTRL 0x507c |
|---|
| 9054 | #define regGFX_ICG_SPI_CS_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9056 | #define regGFX_ICG_SPI_PS_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
| 9060 | #define regGFX_ICG_SPI_CTRL_BASE_IDX 1 |
|---|
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| 9062 | #define regGFX_ICG_PC_CLK_CTRL_BASE_IDX 1 |
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|---|
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|---|
| 9070 | #define regCGTT_WD_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9072 | #define regCGTT_GS_NGG_CLK_CTRL_BASE_IDX 1 |
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|---|
| 9074 | #define regCGTT_PA_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
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| 9078 | #define regCGTT_SC_CLK_CTRL1_BASE_IDX 1 |
|---|
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|---|
| 9080 | #define regCGTT_SC_CLK_CTRL2_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
| 9086 | #define regSQ_ALU_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
| 9090 | #define regSQ_LDS_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9096 | #define regICG_SP_CLK_CTRL_BASE_IDX 1 |
|---|
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| 9106 | #define regGFX_ICG_SX_CLK_CTRL4_BASE_IDX 1 |
|---|
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|---|
| 9110 | #define regGFX_ICG_TA_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9112 | #define regGFX_ICG_TD_CTRL_BASE_IDX 1 |
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|---|
| 9114 | #define regGFX_ICG_GDS_CTRL_BASE_IDX 1 |
|---|
| 9115 | #define regDB_CGTT_CLK_CTRL_0 0x50a4 |
|---|
| 9116 | #define regDB_CGTT_CLK_CTRL_0_BASE_IDX 1 |
|---|
| 9117 | #define regGFX_ICG_CB_CTRL 0x50a9 |
|---|
| 9118 | #define regGFX_ICG_CB_CTRL_BASE_IDX 1 |
|---|
| 9119 | #define regGFX_ICG_GL2A_CTRL 0x50ac |
|---|
| 9120 | #define regGFX_ICG_GL2A_CTRL_BASE_IDX 1 |
|---|
| 9121 | #define regCGTT_CP_CLK_CTRL 0x50b0 |
|---|
| 9122 | #define regCGTT_CP_CLK_CTRL_BASE_IDX 1 |
|---|
| 9123 | #define regCGTT_CPF_CLK_CTRL 0x50b1 |
|---|
| 9124 | #define regCGTT_CPF_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9126 | #define regCGTT_CPC_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9128 | #define regCGTT_RLC_CLK_CTRL_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9138 | #define regGCEA_ICG_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9146 | #define regGL1I_GL1R_MGCG_OVERRIDE_BASE_IDX 1 |
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|---|
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|---|
| 9150 | #define regCHI_CHR_MGCG_OVERRIDE_BASE_IDX 1 |
|---|
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|---|
| 9152 | #define regICG_GL1C_CLK_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9154 | #define regICG_GL1A_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9156 | #define regICG_CHA_CTRL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9170 | #define regGFX_ICG_TCP_CTRL_BASE_IDX 1 |
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| 9176 | #define regICG_CHC_CLK_CTRL_BASE_IDX 1 |
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|---|
| 9178 | |
|---|
| 9179 | // addressBlock: gc_hypdec |
|---|
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|---|
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| 9182 | #define regGFX_PIPE_PRIORITY_BASE_IDX 1 |
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|---|
| 9189 | #define regGRBM_GFX_CNTL_SR_DATA 0x5a03 |
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| 9190 | #define regGRBM_GFX_CNTL_SR_DATA_BASE_IDX 1 |
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| 9192 | #define regGC_IH_COOKIE_0_PTR_BASE_IDX 1 |
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| 9194 | #define regGRBM_SE_REMAP_CNTL_BASE_IDX 1 |
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| 9196 | #define regGRBM_SA_REMAP_CNTL_BASE_IDX 1 |
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| 9198 | #define regGRBMH_WGP_REMAP_CNTL_BASE_IDX 1 |
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| 9200 | #define regGRBMH_RB_REMAP_CNTL_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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| 9216 | #define regRLC_SDMA3_BUSY_STATUS_BASE_IDX 1 |
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| 9219 | #define regRLC_HYP_SEMAPHORE_1 0x5b2f |
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| 9220 | #define regRLC_HYP_SEMAPHORE_1_BASE_IDX 1 |
|---|
| 9221 | #define regRLC_BUSY_CLK_CNTL 0x5b30 |
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|---|
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|---|
| 9224 | #define regRLC_CLK_CNTL_BASE_IDX 1 |
|---|
| 9225 | #define regRLC_PACE_TIMER_STAT 0x5b33 |
|---|
| 9226 | #define regRLC_PACE_TIMER_STAT_BASE_IDX 1 |
|---|
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|---|
| 9228 | #define regRLC_PACE_INT_FORCE_BASE_IDX 1 |
|---|
| 9229 | #define regRLC_PACE_INT_CLEAR 0x5b3e |
|---|
| 9230 | #define regRLC_PACE_INT_CLEAR_BASE_IDX 1 |
|---|
| 9231 | #define regRLC_IH_COOKIE 0x5b41 |
|---|
| 9232 | #define regRLC_IH_COOKIE_BASE_IDX 1 |
|---|
| 9233 | #define regRLC_IH_COOKIE_CNTL 0x5b42 |
|---|
| 9234 | #define regRLC_IH_COOKIE_CNTL_BASE_IDX 1 |
|---|
| 9235 | #define regRLC_HYP_RLCG_UCODE_CHKSUM 0x5b43 |
|---|
| 9236 | #define regRLC_HYP_RLCG_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 9237 | #define regRLC_HYP_RLCP_UCODE_CHKSUM 0x5b44 |
|---|
| 9238 | #define regRLC_HYP_RLCP_UCODE_CHKSUM_BASE_IDX 1 |
|---|
| 9239 | #define regRLC_HYP_SEMAPHORE_2 0x5b52 |
|---|
| 9240 | #define regRLC_HYP_SEMAPHORE_2_BASE_IDX 1 |
|---|
| 9241 | #define regRLC_HYP_SEMAPHORE_3 0x5b53 |
|---|
| 9242 | #define regRLC_HYP_SEMAPHORE_3_BASE_IDX 1 |
|---|
| 9243 | #define regRLC_GPM_UCODE_ADDR 0x5b60 |
|---|
| 9244 | #define regRLC_GPM_UCODE_ADDR_BASE_IDX 1 |
|---|
| 9245 | #define regRLC_GPM_UCODE_DATA 0x5b61 |
|---|
| 9246 | #define regRLC_GPM_UCODE_DATA_BASE_IDX 1 |
|---|
| 9247 | #define regRLC_GPM_IRAM_ADDR 0x5b62 |
|---|
| 9248 | #define regRLC_GPM_IRAM_ADDR_BASE_IDX 1 |
|---|
| 9249 | #define regRLC_GPM_IRAM_DATA 0x5b63 |
|---|
| 9250 | #define regRLC_GPM_IRAM_DATA_BASE_IDX 1 |
|---|
| 9251 | #define regRLC_RLCP_IRAM_ADDR 0x5b64 |
|---|
| 9252 | #define regRLC_RLCP_IRAM_ADDR_BASE_IDX 1 |
|---|
| 9253 | #define regRLC_RLCP_IRAM_DATA 0x5b65 |
|---|
| 9254 | #define regRLC_RLCP_IRAM_DATA_BASE_IDX 1 |
|---|
| 9255 | #define regRLC_RLCV_IRAM_ADDR 0x5b66 |
|---|
| 9256 | #define regRLC_RLCV_IRAM_ADDR_BASE_IDX 1 |
|---|
| 9257 | #define regRLC_RLCV_IRAM_DATA 0x5b67 |
|---|
| 9258 | #define regRLC_RLCV_IRAM_DATA_BASE_IDX 1 |
|---|
| 9259 | #define regRLC_LX6_DRAM_ADDR 0x5b68 |
|---|
| 9260 | #define regRLC_LX6_DRAM_ADDR_BASE_IDX 1 |
|---|
| 9261 | #define regRLC_LX6_DRAM_DATA 0x5b69 |
|---|
| 9262 | #define regRLC_LX6_DRAM_DATA_BASE_IDX 1 |
|---|
| 9263 | #define regRLC_LX6_IRAM_ADDR 0x5b6a |
|---|
| 9264 | #define regRLC_LX6_IRAM_ADDR_BASE_IDX 1 |
|---|
| 9265 | #define regRLC_LX6_IRAM_DATA 0x5b6b |
|---|
| 9266 | #define regRLC_LX6_IRAM_DATA_BASE_IDX 1 |
|---|
| 9267 | #define regRLC_PACE_UCODE_ADDR 0x5b6c |
|---|
| 9268 | #define regRLC_PACE_UCODE_ADDR_BASE_IDX 1 |
|---|
| 9269 | #define regRLC_PACE_UCODE_DATA 0x5b6d |
|---|
| 9270 | #define regRLC_PACE_UCODE_DATA_BASE_IDX 1 |
|---|
| 9271 | #define regRLC_GPM_SCRATCH_ADDR 0x5b6e |
|---|
| 9272 | #define regRLC_GPM_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 9273 | #define regRLC_GPM_SCRATCH_DATA 0x5b6f |
|---|
| 9274 | #define regRLC_GPM_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 9275 | #define regRLC_SRM_DRAM_ADDR 0x5b71 |
|---|
| 9276 | #define regRLC_SRM_DRAM_ADDR_BASE_IDX 1 |
|---|
| 9277 | #define regRLC_SRM_DRAM_DATA 0x5b72 |
|---|
| 9278 | #define regRLC_SRM_DRAM_DATA_BASE_IDX 1 |
|---|
| 9279 | #define regRLC_SRM_ARAM_ADDR 0x5b73 |
|---|
| 9280 | #define regRLC_SRM_ARAM_ADDR_BASE_IDX 1 |
|---|
| 9281 | #define regRLC_SRM_ARAM_DATA 0x5b74 |
|---|
| 9282 | #define regRLC_SRM_ARAM_DATA_BASE_IDX 1 |
|---|
| 9283 | #define regRLC_PACE_SCRATCH_ADDR 0x5b77 |
|---|
| 9284 | #define regRLC_PACE_SCRATCH_ADDR_BASE_IDX 1 |
|---|
| 9285 | #define regRLC_PACE_SCRATCH_DATA 0x5b78 |
|---|
| 9286 | #define regRLC_PACE_SCRATCH_DATA_BASE_IDX 1 |
|---|
| 9287 | #define regRLC_GTS_OFFSET_LSB 0x5b79 |
|---|
| 9288 | #define regRLC_GTS_OFFSET_LSB_BASE_IDX 1 |
|---|
| 9289 | #define regRLC_GTS_OFFSET_MSB 0x5b7a |
|---|
| 9290 | #define regRLC_GTS_OFFSET_MSB_BASE_IDX 1 |
|---|
| 9291 | #define regGL2_PIPE_STEER_0 0x5b80 |
|---|
| 9292 | #define regGL2_PIPE_STEER_0_BASE_IDX 1 |
|---|
| 9293 | #define regGL2_PIPE_STEER_1 0x5b81 |
|---|
| 9294 | #define regGL2_PIPE_STEER_1_BASE_IDX 1 |
|---|
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|---|
| 9298 | #define regCH_PIPE_STEER_BASE_IDX 1 |
|---|
| 9299 | #define regGC_USER_SHADER_ARRAY_CONFIG 0x5b90 |
|---|
| 9300 | #define regGC_USER_SHADER_ARRAY_CONFIG_BASE_IDX 1 |
|---|
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|---|
| 9302 | #define regGC_USER_PRIM_CONFIG_BASE_IDX 1 |
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| 9303 | #define regGC_USER_SA_UNIT_DISABLE 0x5b92 |
|---|
| 9304 | #define regGC_USER_SA_UNIT_DISABLE_BASE_IDX 1 |
|---|
| 9305 | #define regGC_USER_RB_REDUNDANCY 0x5b93 |
|---|
| 9306 | #define regGC_USER_RB_REDUNDANCY_BASE_IDX 1 |
|---|
| 9307 | #define regGC_USER_RB_BACKEND_DISABLE 0x5b94 |
|---|
| 9308 | #define regGC_USER_RB_BACKEND_DISABLE_BASE_IDX 1 |
|---|
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|---|
| 9310 | #define regGC_USER_RMI_REDUNDANCY_BASE_IDX 1 |
|---|
| 9311 | #define regCGTS_USER_TCC_DISABLE 0x5b96 |
|---|
| 9312 | #define regCGTS_USER_TCC_DISABLE_BASE_IDX 1 |
|---|
| 9313 | #define regGC_USER_SHADER_RATE_CONFIG 0x5b97 |
|---|
| 9314 | #define regGC_USER_SHADER_RATE_CONFIG_BASE_IDX 1 |
|---|
| 9315 | |
|---|
| 9316 | |
|---|
| 9317 | // addressBlock: gc_pspdec |
|---|
| 9318 | // base address: 0x3f000 |
|---|
| 9319 | #define regCP_MES_DM_INDEX_ADDR 0x5c00 |
|---|
| 9320 | #define regCP_MES_DM_INDEX_ADDR_BASE_IDX 1 |
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| 9322 | #define regCP_MES_DM_INDEX_DATA_BASE_IDX 1 |
|---|
| 9323 | #define regCP_MEC_DM_INDEX_ADDR 0x5c02 |
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| 9324 | #define regCP_MEC_DM_INDEX_ADDR_BASE_IDX 1 |
|---|
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|---|
| 9326 | #define regCP_MEC_DM_INDEX_DATA_BASE_IDX 1 |
|---|
| 9327 | #define regCP_GFX_RS64_DM_INDEX_ADDR 0x5c04 |
|---|
| 9328 | #define regCP_GFX_RS64_DM_INDEX_ADDR_BASE_IDX 1 |
|---|
| 9329 | #define regCP_GFX_RS64_DM_INDEX_DATA 0x5c05 |
|---|
| 9330 | #define regCP_GFX_RS64_DM_INDEX_DATA_BASE_IDX 1 |
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| 9331 | #define regCPG_PSP_DEBUG 0x5c10 |
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| 9332 | #define regCPG_PSP_DEBUG_BASE_IDX 1 |
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| 9334 | #define regCPC_PSP_DEBUG_BASE_IDX 1 |
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| 9335 | #define regGRBM_SEC_CNTL 0x5e0d |
|---|
| 9336 | #define regGRBM_SEC_CNTL_BASE_IDX 1 |
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| 9337 | #define regGRBM_CAM_INDEX 0x5e10 |
|---|
| 9338 | #define regGRBM_CAM_INDEX_BASE_IDX 1 |
|---|
| 9339 | #define regGRBM_HYP_CAM_INDEX 0x5e10 |
|---|
| 9340 | #define regGRBM_HYP_CAM_INDEX_BASE_IDX 1 |
|---|
| 9341 | #define regGRBM_CAM_DATA 0x5e11 |
|---|
| 9342 | #define regGRBM_CAM_DATA_BASE_IDX 1 |
|---|
| 9343 | #define regGRBM_HYP_CAM_DATA 0x5e11 |
|---|
| 9344 | #define regGRBM_HYP_CAM_DATA_BASE_IDX 1 |
|---|
| 9345 | #define regGRBM_CAM_DATA_UPPER 0x5e12 |
|---|
| 9346 | #define regGRBM_CAM_DATA_UPPER_BASE_IDX 1 |
|---|
| 9347 | #define regGRBM_HYP_CAM_DATA_UPPER 0x5e12 |
|---|
| 9348 | #define regGRBM_HYP_CAM_DATA_UPPER_BASE_IDX 1 |
|---|
| 9349 | |
|---|
| 9350 | |
|---|
| 9351 | // addressBlock: gc_gfx_imu_gfx_imudec |
|---|
| 9352 | // base address: 0x38000 |
|---|
| 9353 | #define regGFX_IMU_C2PMSG_0 0x4000 |
|---|
| 9354 | #define regGFX_IMU_C2PMSG_0_BASE_IDX 1 |
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| 9355 | #define regGFX_IMU_C2PMSG_1 0x4001 |
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| 9356 | #define regGFX_IMU_C2PMSG_1_BASE_IDX 1 |
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| 9357 | #define regGFX_IMU_C2PMSG_2 0x4002 |
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| 9358 | #define regGFX_IMU_C2PMSG_2_BASE_IDX 1 |
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| 9360 | #define regGFX_IMU_C2PMSG_3_BASE_IDX 1 |
|---|
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|---|
| 9362 | #define regGFX_IMU_C2PMSG_4_BASE_IDX 1 |
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|---|
| 9364 | #define regGFX_IMU_C2PMSG_5_BASE_IDX 1 |
|---|
| 9365 | #define regGFX_IMU_C2PMSG_6 0x4006 |
|---|
| 9366 | #define regGFX_IMU_C2PMSG_6_BASE_IDX 1 |
|---|
| 9367 | #define regGFX_IMU_C2PMSG_7 0x4007 |
|---|
| 9368 | #define regGFX_IMU_C2PMSG_7_BASE_IDX 1 |
|---|
| 9369 | #define regGFX_IMU_C2PMSG_8 0x4008 |
|---|
| 9370 | #define regGFX_IMU_C2PMSG_8_BASE_IDX 1 |
|---|
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|---|
| 9372 | #define regGFX_IMU_C2PMSG_9_BASE_IDX 1 |
|---|
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|---|
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|---|
| 9484 | #define regGFX_IMU_SOC_ADDR_BASE_IDX 1 |
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| 9486 | #define regGFX_IMU_SOC_REQ_BASE_IDX 1 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9520 | #define regGFX_IMU_SCRATCH_15_BASE_IDX 1 |
|---|
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|---|
| 9522 | #define regGFX_IMU_FW_GTS_LO_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9532 | #define regGFX_IMU_RLC_GTS_OFFSET_HI_BASE_IDX 1 |
|---|
| 9533 | #define regGFX_IMU_CORE_INT_STATUS 0x407f |
|---|
| 9534 | #define regGFX_IMU_CORE_INT_STATUS_BASE_IDX 1 |
|---|
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|---|
| 9536 | #define regGFX_IMU_PIC_INT_MASK_BASE_IDX 1 |
|---|
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|---|
| 9538 | #define regGFX_IMU_PIC_INT_LVL_BASE_IDX 1 |
|---|
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|---|
| 9540 | #define regGFX_IMU_PIC_INT_EDGE_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9557 | #define regGFX_IMU_PIC_INT_STATUS 0x408b |
|---|
| 9558 | #define regGFX_IMU_PIC_INT_STATUS_BASE_IDX 1 |
|---|
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|---|
| 9560 | #define regGFX_IMU_PIC_INTR_BASE_IDX 1 |
|---|
| 9561 | #define regGFX_IMU_PIC_INTR_ID 0x408d |
|---|
| 9562 | #define regGFX_IMU_PIC_INTR_ID_BASE_IDX 1 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
| 9570 | #define regGFX_IMU_IH_STATUS_BASE_IDX 1 |
|---|
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|---|
| 9572 | #define regGFX_IMU_GFXCLK_BYPASS_CTRL_BASE_IDX 1 |
|---|
| 9573 | #define regGFX_IMU_CLK_CTRL 0x409d |
|---|
| 9574 | #define regGFX_IMU_CLK_CTRL_BASE_IDX 1 |
|---|
| 9575 | #define regGFX_IMU_DOORBELL_CONTROL 0x409e |
|---|
| 9576 | #define regGFX_IMU_DOORBELL_CONTROL_BASE_IDX 1 |
|---|
| 9577 | #define regGFX_IMU_RLC_CG_CTRL 0x40a0 |
|---|
| 9578 | #define regGFX_IMU_RLC_CG_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9580 | #define regGFX_IMU_RLC_THROTTLE_GFX_BASE_IDX 1 |
|---|
| 9581 | #define regGFX_IMU_RLC_OVERRIDE 0x40a3 |
|---|
| 9582 | #define regGFX_IMU_RLC_OVERRIDE_BASE_IDX 1 |
|---|
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|---|
| 9584 | #define regGFX_IMU_DPM_CONTROL_BASE_IDX 1 |
|---|
| 9585 | #define regGFX_IMU_DPM_ACC 0x40a9 |
|---|
| 9586 | #define regGFX_IMU_DPM_ACC_BASE_IDX 1 |
|---|
| 9587 | #define regGFX_IMU_DPM_REF_COUNTER 0x40aa |
|---|
| 9588 | #define regGFX_IMU_DPM_REF_COUNTER_BASE_IDX 1 |
|---|
| 9589 | #define regGFX_IMU_RLC_RAM_INDEX 0x40ac |
|---|
| 9590 | #define regGFX_IMU_RLC_RAM_INDEX_BASE_IDX 1 |
|---|
| 9591 | #define regGFX_IMU_RLC_RAM_ADDR_HIGH 0x40ad |
|---|
| 9592 | #define regGFX_IMU_RLC_RAM_ADDR_HIGH_BASE_IDX 1 |
|---|
| 9593 | #define regGFX_IMU_RLC_RAM_ADDR_LOW 0x40ae |
|---|
| 9594 | #define regGFX_IMU_RLC_RAM_ADDR_LOW_BASE_IDX 1 |
|---|
| 9595 | #define regGFX_IMU_RLC_RAM_DATA 0x40af |
|---|
| 9596 | #define regGFX_IMU_RLC_RAM_DATA_BASE_IDX 1 |
|---|
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|---|
| 9598 | #define regGFX_IMU_FENCE_CTRL_BASE_IDX 1 |
|---|
| 9599 | #define regGFX_IMU_PROGRAM_CTR 0x40b5 |
|---|
| 9600 | #define regGFX_IMU_PROGRAM_CTR_BASE_IDX 1 |
|---|
| 9601 | #define regGFX_IMU_CORE_CTRL 0x40b6 |
|---|
| 9602 | #define regGFX_IMU_CORE_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9604 | #define regGFX_IMU_PWROKRAW_BASE_IDX 1 |
|---|
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|---|
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|---|
| 9608 | #define regGFX_IMU_GAP_PWROK_BASE_IDX 1 |
|---|
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|---|
| 9610 | #define regGFX_IMU_RESETn_BASE_IDX 1 |
|---|
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|---|
| 9612 | #define regGFX_IMU_GFX_RESET_CTRL_BASE_IDX 1 |
|---|
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|---|
| 9614 | #define regGFX_IMU_AEB_OVERRIDE_BASE_IDX 1 |
|---|
| 9615 | #define regGFX_IMU_D_RAM_ADDR 0x40fc |
|---|
| 9616 | #define regGFX_IMU_D_RAM_ADDR_BASE_IDX 1 |
|---|
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