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| 21 | * |
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| 22 | */ |
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| 23 | #ifndef _vpe_6_1_0_OFFSET_HEADER |
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| 24 | #define |
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| 25 | |
|---|
| 26 | |
|---|
| 27 | |
|---|
| 28 | // addressBlock: vpe_vpedec |
|---|
| 29 | // base address: 0x46000 |
|---|
| 30 | #define regVPEC_DEC_START 0x0000 |
|---|
| 31 | #define regVPEC_DEC_START_BASE_IDX 0 |
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| 32 | #define regVPEC_UCODE_ADDR 0x0001 |
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| 33 | #define regVPEC_UCODE_ADDR_BASE_IDX 0 |
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| 34 | #define regVPEC_UCODE_DATA 0x0002 |
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| 35 | #define regVPEC_UCODE_DATA_BASE_IDX 0 |
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| 36 | #define regVPEC_F32_CNTL 0x0003 |
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| 37 | #define regVPEC_F32_CNTL_BASE_IDX 0 |
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| 38 | #define regVPEC_VPEP_CTRL 0x0010 |
|---|
| 39 | #define regVPEC_VPEP_CTRL_BASE_IDX 0 |
|---|
| 40 | #define regVPEC_CLK_CTRL 0x0011 |
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| 45 | #define regVPEC_POWER_CNTL_BASE_IDX 0 |
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| 46 | #define regVPEC_CNTL 0x0014 |
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| 49 | #define regVPEC_CNTL1_BASE_IDX 0 |
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| 55 | #define regVPEC_GB_ADDR_CONFIG_READ_BASE_IDX 0 |
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|---|
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| 251 | #define regVPEC_QUEUE0_CONTEXT_STATUS_BASE_IDX 0 |
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| 255 | #define regVPEC_QUEUE0_IB_SUB_REMAIN_BASE_IDX 0 |
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|---|
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| 1171 | #define regVPMPCC_OGAM_RAMA_START_BASE_CNTL_R_BASE_IDX 0 |
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|---|
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|---|
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| 1179 | #define regVPMPCC_OGAM_RAMA_END_CNTL2_G_BASE_IDX 0 |
|---|
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|---|
| 1181 | #define regVPMPCC_OGAM_RAMA_END_CNTL1_R_BASE_IDX 0 |
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|---|
| 1183 | #define regVPMPCC_OGAM_RAMA_END_CNTL2_R_BASE_IDX 0 |
|---|
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| 1201 | #define regVPMPCC_OGAM_RAMA_REGION_10_11_BASE_IDX 0 |
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| 1203 | #define regVPMPCC_OGAM_RAMA_REGION_12_13_BASE_IDX 0 |
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| 1205 | #define regVPMPCC_OGAM_RAMA_REGION_14_15_BASE_IDX 0 |
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| 1207 | #define regVPMPCC_OGAM_RAMA_REGION_16_17_BASE_IDX 0 |
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| 1209 | #define regVPMPCC_OGAM_RAMA_REGION_18_19_BASE_IDX 0 |
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| 1220 | #define regVPMPCC_OGAM_RAMA_REGION_30_31 0x0e39 |
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| 1221 | #define regVPMPCC_OGAM_RAMA_REGION_30_31_BASE_IDX 0 |
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|---|
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|---|
| 1240 | |
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| 1241 | |
|---|
| 1242 | // addressBlock: vpe_vpep_vpmpc_vpmpcc_mcm0_dispdec |
|---|
| 1243 | // base address: 0x0 |
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 1391 | #define regVPMPCC_MCM_1DLUT_RAMA_REGION_20_21_BASE_IDX 0 |
|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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|---|
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| 1407 | #define regVPMPCC_MCM_TEST_DEBUG_INDEX_BASE_IDX 0 |
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| 1408 | #define regVPMPCC_MCM_TEST_DEBUG_DATA 0x10ac |
|---|
| 1409 | #define regVPMPCC_MCM_TEST_DEBUG_DATA_BASE_IDX 0 |
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| 1411 | |
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| 1412 | // addressBlock: vpe_vpep_vpmpc_vpmpc_ocsc_dispdec |
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| 1413 | // base address: 0x0 |
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| 1415 | #define regVPMPC_OUT0_MUX_BASE_IDX 0 |
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| 1417 | #define regVPMPC_OUT0_FLOAT_CONTROL_BASE_IDX 0 |
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| 1421 | #define regVPMPC_OUT0_DENORM_CLAMP_G_Y_BASE_IDX 0 |
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| 1425 | #define regVPMPC_OUT_CSC_COEF_FORMAT_BASE_IDX 0 |
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| 1432 | #define regVPMPC_OUT0_CSC_C21_C22_A 0x0fe8 |
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| 1433 | #define regVPMPC_OUT0_CSC_C21_C22_A_BASE_IDX 0 |
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| 1434 | #define regVPMPC_OUT0_CSC_C23_C24_A 0x0fe9 |
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| 1435 | #define regVPMPC_OUT0_CSC_C23_C24_A_BASE_IDX 0 |
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| 1439 | #define regVPMPC_OUT0_CSC_C33_C34_A_BASE_IDX 0 |
|---|
| 1440 | |
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| 1441 | |
|---|
| 1442 | // addressBlock: vpe_vpep_vpopp_vpfmt0_dispdec |
|---|
| 1443 | // base address: 0x0 |
|---|
| 1444 | #define regVPFMT_CLAMP_COMPONENT_R 0x12b0 |
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| 1445 | #define regVPFMT_CLAMP_COMPONENT_R_BASE_IDX 0 |
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| 1447 | #define regVPFMT_CLAMP_COMPONENT_G_BASE_IDX 0 |
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| 1451 | #define regVPFMT_DYNAMIC_EXP_CNTL_BASE_IDX 0 |
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| 1455 | #define regVPFMT_BIT_DEPTH_CONTROL_BASE_IDX 0 |
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| 1456 | #define regVPFMT_DITHER_RAND_R_SEED 0x12b6 |
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