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1 | /* SPDX-License-Identifier: GPL-2.0 |
---|---|
2 | * |
3 | * linux/sound/cs35l41.h -- Platform data for CS35L41 |
4 | * |
5 | * Copyright (c) 2017-2021 Cirrus Logic Inc. |
6 | * |
7 | * Author: David Rhodes <david.rhodes@cirrus.com> |
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10 | #ifndef __CS35L41_H |
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213 | #define CS35L41_DIE_STS2 0x00017044 |
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219 | #define CS35L41_DSP1_XMEM_UNPACK32_2046 0x02401FF8 |
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223 | #define CS35L41_DSP1_SYS_CORE_ID 0x025E0008 |
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231 | #define CS35L41_DSP1_SYS_LMS_FILTERS 0x025E0034 |
232 | #define CS35L41_DSP1_SYS_XM_BANK_SIZE 0x025E0038 |
233 | #define CS35L41_DSP1_SYS_YM_BANK_SIZE 0x025E003C |
234 | #define CS35L41_DSP1_SYS_PM_BANK_SIZE 0x025E0040 |
235 | #define CS35L41_DSP1_AHBM_WIN0_CTRL0 0x025E2000 |
236 | #define CS35L41_DSP1_AHBM_WIN0_CTRL1 0x025E2004 |
237 | #define CS35L41_DSP1_AHBM_WIN1_CTRL0 0x025E2008 |
238 | #define CS35L41_DSP1_AHBM_WIN1_CTRL1 0x025E200C |
239 | #define CS35L41_DSP1_AHBM_WIN2_CTRL0 0x025E2010 |
240 | #define CS35L41_DSP1_AHBM_WIN2_CTRL1 0x025E2014 |
241 | #define CS35L41_DSP1_AHBM_WIN3_CTRL0 0x025E2018 |
242 | #define CS35L41_DSP1_AHBM_WIN3_CTRL1 0x025E201C |
243 | #define CS35L41_DSP1_AHBM_WIN4_CTRL0 0x025E2020 |
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370 | #define CS35L41_DSP1_MPU_YM_ACCESS2 0x02BC3034 |
371 | #define CS35L41_DSP1_MPU_WNDW_ACCESS2 0x02BC3038 |
372 | #define CS35L41_DSP1_MPU_XREG_ACCESS2 0x02BC303C |
373 | #define CS35L41_DSP1_MPU_YREG_ACCESS2 0x02BC3044 |
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376 | #define CS35L41_DSP1_MPU_WNDW_ACCESS3 0x02BC3050 |
377 | #define CS35L41_DSP1_MPU_XREG_ACCESS3 0x02BC3054 |
378 | #define CS35L41_DSP1_MPU_YREG_ACCESS3 0x02BC305C |
379 | #define CS35L41_DSP1_MPU_XM_VIO_ADDR 0x02BC3100 |
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381 | #define CS35L41_DSP1_MPU_YM_VIO_ADDR 0x02BC3108 |
382 | #define CS35L41_DSP1_MPU_YM_VIO_STATUS 0x02BC310C |
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384 | #define CS35L41_DSP1_MPU_PM_VIO_STATUS 0x02BC3114 |
385 | #define CS35L41_DSP1_MPU_LOCK_CONFIG 0x02BC3140 |
386 | #define CS35L41_DSP1_MPU_WDT_RST_CTRL 0x02BC3180 |
387 | #define CS35L41_DSP1_STRMARB_MSTR0_CFG0 0x02BC5000 |
388 | #define CS35L41_DSP1_STRMARB_MSTR0_CFG1 0x02BC5004 |
389 | #define CS35L41_DSP1_STRMARB_MSTR0_CFG2 0x02BC5008 |
390 | #define CS35L41_DSP1_STRMARB_MSTR1_CFG0 0x02BC5010 |
391 | #define CS35L41_DSP1_STRMARB_MSTR1_CFG1 0x02BC5014 |
392 | #define CS35L41_DSP1_STRMARB_MSTR1_CFG2 0x02BC5018 |
393 | #define CS35L41_DSP1_STRMARB_MSTR2_CFG0 0x02BC5020 |
394 | #define CS35L41_DSP1_STRMARB_MSTR2_CFG1 0x02BC5024 |
395 | #define CS35L41_DSP1_STRMARB_MSTR2_CFG2 0x02BC5028 |
396 | #define CS35L41_DSP1_STRMARB_MSTR3_CFG0 0x02BC5030 |
397 | #define CS35L41_DSP1_STRMARB_MSTR3_CFG1 0x02BC5034 |
398 | #define CS35L41_DSP1_STRMARB_MSTR3_CFG2 0x02BC5038 |
399 | #define CS35L41_DSP1_STRMARB_MSTR4_CFG0 0x02BC5040 |
400 | #define CS35L41_DSP1_STRMARB_MSTR4_CFG1 0x02BC5044 |
401 | #define CS35L41_DSP1_STRMARB_MSTR4_CFG2 0x02BC5048 |
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410 | #define CS35L41_DSP1_STRMARB_MSTR7_CFG2 0x02BC5078 |
411 | #define CS35L41_DSP1_STRMARB_TX0_CFG0 0x02BC5200 |
412 | #define CS35L41_DSP1_STRMARB_TX0_CFG1 0x02BC5204 |
413 | #define CS35L41_DSP1_STRMARB_TX1_CFG0 0x02BC5208 |
414 | #define CS35L41_DSP1_STRMARB_TX1_CFG1 0x02BC520C |
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416 | #define CS35L41_DSP1_STRMARB_TX2_CFG1 0x02BC5214 |
417 | #define CS35L41_DSP1_STRMARB_TX3_CFG0 0x02BC5218 |
418 | #define CS35L41_DSP1_STRMARB_TX3_CFG1 0x02BC521C |
419 | #define CS35L41_DSP1_STRMARB_TX4_CFG0 0x02BC5220 |
420 | #define CS35L41_DSP1_STRMARB_TX4_CFG1 0x02BC5224 |
421 | #define CS35L41_DSP1_STRMARB_TX5_CFG0 0x02BC5228 |
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425 | #define CS35L41_DSP1_STRMARB_TX7_CFG0 0x02BC5238 |
426 | #define CS35L41_DSP1_STRMARB_TX7_CFG1 0x02BC523C |
427 | #define CS35L41_DSP1_STRMARB_RX0_CFG0 0x02BC5400 |
428 | #define CS35L41_DSP1_STRMARB_RX0_CFG1 0x02BC5404 |
429 | #define CS35L41_DSP1_STRMARB_RX1_CFG0 0x02BC5408 |
430 | #define CS35L41_DSP1_STRMARB_RX1_CFG1 0x02BC540C |
431 | #define CS35L41_DSP1_STRMARB_RX2_CFG0 0x02BC5410 |
432 | #define CS35L41_DSP1_STRMARB_RX2_CFG1 0x02BC5414 |
433 | #define CS35L41_DSP1_STRMARB_RX3_CFG0 0x02BC5418 |
434 | #define CS35L41_DSP1_STRMARB_RX3_CFG1 0x02BC541C |
435 | #define CS35L41_DSP1_STRMARB_RX4_CFG0 0x02BC5420 |
436 | #define CS35L41_DSP1_STRMARB_RX4_CFG1 0x02BC5424 |
437 | #define CS35L41_DSP1_STRMARB_RX5_CFG0 0x02BC5428 |
438 | #define CS35L41_DSP1_STRMARB_RX5_CFG1 0x02BC542C |
439 | #define CS35L41_DSP1_STRMARB_RX6_CFG0 0x02BC5430 |
440 | #define CS35L41_DSP1_STRMARB_RX6_CFG1 0x02BC5434 |
441 | #define CS35L41_DSP1_STRMARB_RX7_CFG0 0x02BC5438 |
442 | #define CS35L41_DSP1_STRMARB_RX7_CFG1 0x02BC543C |
443 | #define CS35L41_DSP1_STRMARB_IRQ0_CFG0 0x02BC5600 |
444 | #define CS35L41_DSP1_STRMARB_IRQ0_CFG1 0x02BC5604 |
445 | #define CS35L41_DSP1_STRMARB_IRQ0_CFG2 0x02BC5608 |
446 | #define CS35L41_DSP1_STRMARB_IRQ1_CFG0 0x02BC5610 |
447 | #define CS35L41_DSP1_STRMARB_IRQ1_CFG1 0x02BC5614 |
448 | #define CS35L41_DSP1_STRMARB_IRQ1_CFG2 0x02BC5618 |
449 | #define CS35L41_DSP1_STRMARB_IRQ2_CFG0 0x02BC5620 |
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454 | #define CS35L41_DSP1_STRMARB_IRQ3_CFG2 0x02BC5638 |
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456 | #define CS35L41_DSP1_STRMARB_IRQ4_CFG1 0x02BC5644 |
457 | #define CS35L41_DSP1_STRMARB_IRQ4_CFG2 0x02BC5648 |
458 | #define CS35L41_DSP1_STRMARB_IRQ5_CFG0 0x02BC5650 |
459 | #define CS35L41_DSP1_STRMARB_IRQ5_CFG1 0x02BC5654 |
460 | #define CS35L41_DSP1_STRMARB_IRQ5_CFG2 0x02BC5658 |
461 | #define CS35L41_DSP1_STRMARB_IRQ6_CFG0 0x02BC5660 |
462 | #define CS35L41_DSP1_STRMARB_IRQ6_CFG1 0x02BC5664 |
463 | #define CS35L41_DSP1_STRMARB_IRQ6_CFG2 0x02BC5668 |
464 | #define CS35L41_DSP1_STRMARB_IRQ7_CFG0 0x02BC5670 |
465 | #define CS35L41_DSP1_STRMARB_IRQ7_CFG1 0x02BC5674 |
466 | #define CS35L41_DSP1_STRMARB_IRQ7_CFG2 0x02BC5678 |
467 | #define CS35L41_DSP1_STRMARB_RESYNC_MSK 0x02BC5A00 |
468 | #define CS35L41_DSP1_STRMARB_ERR_STATUS 0x02BC5A08 |
469 | #define CS35L41_DSP1_INTPCTL_RES_STATIC 0x02BC6000 |
470 | #define CS35L41_DSP1_INTPCTL_RES_DYN 0x02BC6004 |
471 | #define CS35L41_DSP1_INTPCTL_NMI_CTRL 0x02BC6008 |
472 | #define CS35L41_DSP1_INTPCTL_IRQ_INV 0x02BC6010 |
473 | #define CS35L41_DSP1_INTPCTL_IRQ_MODE 0x02BC6014 |
474 | #define CS35L41_DSP1_INTPCTL_IRQ_EN 0x02BC6018 |
475 | #define CS35L41_DSP1_INTPCTL_IRQ_MSK 0x02BC601C |
476 | #define CS35L41_DSP1_INTPCTL_IRQ_FLUSH 0x02BC6020 |
477 | #define CS35L41_DSP1_INTPCTL_IRQ_MSKCLR 0x02BC6024 |
478 | #define CS35L41_DSP1_INTPCTL_IRQ_FRC 0x02BC6028 |
479 | #define CS35L41_DSP1_INTPCTL_IRQ_MSKSET 0x02BC602C |
480 | #define CS35L41_DSP1_INTPCTL_IRQ_ERR 0x02BC6030 |
481 | #define CS35L41_DSP1_INTPCTL_IRQ_PEND 0x02BC6034 |
482 | #define CS35L41_DSP1_INTPCTL_IRQ_GEN 0x02BC6038 |
483 | #define CS35L41_DSP1_INTPCTL_TESTBITS 0x02BC6040 |
484 | #define CS35L41_DSP1_WDT_CONTROL 0x02BC7000 |
485 | #define CS35L41_DSP1_WDT_STATUS 0x02BC7008 |
486 | #define CS35L41_DSP1_YMEM_PACK_0 0x02C00000 |
487 | #define CS35L41_DSP1_YMEM_PACK_1532 0x02C017F0 |
488 | #define CS35L41_DSP1_YMEM_UNPACK32_0 0x03000000 |
489 | #define CS35L41_DSP1_YMEM_UNPACK32_1022 0x03000FF8 |
490 | #define CS35L41_DSP1_YMEM_UNPACK24_0 0x03400000 |
491 | #define CS35L41_DSP1_YMEM_UNPACK24_2045 0x03401FF4 |
492 | #define CS35L41_DSP1_PMEM_0 0x03800000 |
493 | #define CS35L41_DSP1_PMEM_5114 0x03804FE8 |
494 | |
495 | /*test regs for emulation bringup*/ |
496 | #define CS35L41_PLL_OVR 0x00003018 |
497 | #define CS35L41_BST_TEST_DUTY 0x00003900 |
498 | #define CS35L41_DIGPWM_IOCTRL 0x0000706C |
499 | |
500 | /*registers populated by OTP*/ |
501 | #define CS35L41_OTP_TRIM_1 0x0000208c |
502 | #define CS35L41_OTP_TRIM_2 0x00002090 |
503 | #define CS35L41_OTP_TRIM_3 0x00003010 |
504 | #define CS35L41_OTP_TRIM_4 0x0000300C |
505 | #define CS35L41_OTP_TRIM_5 0x0000394C |
506 | #define CS35L41_OTP_TRIM_6 0x00003950 |
507 | #define CS35L41_OTP_TRIM_7 0x00003954 |
508 | #define CS35L41_OTP_TRIM_8 0x00003958 |
509 | #define CS35L41_OTP_TRIM_9 0x0000395C |
510 | #define CS35L41_OTP_TRIM_10 0x0000416C |
511 | #define CS35L41_OTP_TRIM_11 0x00004160 |
512 | #define CS35L41_OTP_TRIM_12 0x00004170 |
513 | #define CS35L41_OTP_TRIM_13 0x00004360 |
514 | #define CS35L41_OTP_TRIM_14 0x00004448 |
515 | #define CS35L41_OTP_TRIM_15 0x0000444C |
516 | #define CS35L41_OTP_TRIM_16 0x00006E30 |
517 | #define CS35L41_OTP_TRIM_17 0x00006E34 |
518 | #define CS35L41_OTP_TRIM_18 0x00006E38 |
519 | #define CS35L41_OTP_TRIM_19 0x00006E3C |
520 | #define CS35L41_OTP_TRIM_20 0x00006E40 |
521 | #define CS35L41_OTP_TRIM_21 0x00006E44 |
522 | #define CS35L41_OTP_TRIM_22 0x00006E48 |
523 | #define CS35L41_OTP_TRIM_23 0x00006E4C |
524 | #define CS35L41_OTP_TRIM_24 0x00006E50 |
525 | #define CS35L41_OTP_TRIM_25 0x00006E54 |
526 | #define CS35L41_OTP_TRIM_26 0x00006E58 |
527 | #define CS35L41_OTP_TRIM_27 0x00006E5C |
528 | #define CS35L41_OTP_TRIM_28 0x00006E60 |
529 | #define CS35L41_OTP_TRIM_29 0x00006E64 |
530 | #define CS35L41_OTP_TRIM_30 0x00007418 |
531 | #define CS35L41_OTP_TRIM_31 0x0000741C |
532 | #define CS35L41_OTP_TRIM_32 0x00007434 |
533 | #define CS35L41_OTP_TRIM_33 0x00007068 |
534 | #define CS35L41_OTP_TRIM_34 0x0000410C |
535 | #define CS35L41_OTP_TRIM_35 0x0000400C |
536 | #define CS35L41_OTP_TRIM_36 0x00002030 |
537 | |
538 | #define CS35L41_MAX_CACHE_REG 36 |
539 | #define CS35L41_OTP_SIZE_WORDS 32 |
540 | |
541 | #define CS35L41_NUM_SUPPLIES 2 |
542 | |
543 | #define CS35L41_SCLK_MSTR_MASK 0x10 |
544 | #define CS35L41_SCLK_MSTR_SHIFT 4 |
545 | #define CS35L41_LRCLK_MSTR_MASK 0x01 |
546 | #define CS35L41_LRCLK_MSTR_SHIFT 0 |
547 | #define CS35L41_SCLK_INV_MASK 0x40 |
548 | #define CS35L41_SCLK_INV_SHIFT 6 |
549 | #define CS35L41_LRCLK_INV_MASK 0x04 |
550 | #define CS35L41_LRCLK_INV_SHIFT 2 |
551 | #define CS35L41_SCLK_FRC_MASK 0x20 |
552 | #define CS35L41_SCLK_FRC_SHIFT 5 |
553 | #define CS35L41_LRCLK_FRC_MASK 0x02 |
554 | #define CS35L41_LRCLK_FRC_SHIFT 1 |
555 | |
556 | #define CS35L41_AMP_GAIN_PCM_MASK 0x3E0 |
557 | #define CS35L41_AMP_GAIN_ZC_MASK 0x0400 |
558 | #define CS35L41_AMP_GAIN_ZC_SHIFT 10 |
559 | |
560 | #define CS35L41_BST_CTL_MASK 0xFF |
561 | #define CS35L41_BST_CTL_SEL_MASK 0x03 |
562 | #define CS35L41_BST_CTL_SEL_REG 0x00 |
563 | #define CS35L41_BST_CTL_SEL_CLASSH 0x01 |
564 | #define CS35L41_BST_IPK_MASK 0x7F |
565 | #define CS35L41_BST_IPK_SHIFT 0 |
566 | #define CS35L41_BST_LIM_MASK 0x4 |
567 | #define CS35L41_BST_LIM_SHIFT 2 |
568 | #define CS35L41_BST_K1_MASK 0x000000FF |
569 | #define CS35L41_BST_K1_SHIFT 0 |
570 | #define CS35L41_BST_K2_MASK 0x0000FF00 |
571 | #define CS35L41_BST_K2_SHIFT 8 |
572 | #define CS35L41_BST_SLOPE_MASK 0x0000FF00 |
573 | #define CS35L41_BST_SLOPE_SHIFT 8 |
574 | #define CS35L41_BST_LBST_VAL_MASK 0x00000003 |
575 | #define CS35L41_BST_LBST_VAL_SHIFT 0 |
576 | |
577 | #define CS35L41_TEMP_THLD_MASK 0x03 |
578 | #define CS35L41_VMON_IMON_VOL_MASK 0x07FF07FF |
579 | #define CS35L41_PDM_MODE_MASK 0x01 |
580 | #define CS35L41_PDM_MODE_SHIFT 0 |
581 | |
582 | #define CS35L41_CH_MEM_DEPTH_MASK 0x07 |
583 | #define CS35L41_CH_MEM_DEPTH_SHIFT 0 |
584 | #define CS35L41_CH_HDRM_CTL_MASK 0x007F0000 |
585 | #define CS35L41_CH_HDRM_CTL_SHIFT 16 |
586 | #define CS35L41_CH_REL_RATE_MASK 0xFF00 |
587 | #define CS35L41_CH_REL_RATE_SHIFT 8 |
588 | #define CS35L41_CH_WKFET_DLY_MASK 0x001C |
589 | #define CS35L41_CH_WKFET_DLY_SHIFT 2 |
590 | #define CS35L41_CH_WKFET_THLD_MASK 0x0F00 |
591 | #define CS35L41_CH_WKFET_THLD_SHIFT 8 |
592 | |
593 | #define CS35L41_HW_NG_SEL_MASK 0x3F00 |
594 | #define CS35L41_HW_NG_SEL_SHIFT 8 |
595 | #define CS35L41_HW_NG_DLY_MASK 0x0070 |
596 | #define CS35L41_HW_NG_DLY_SHIFT 4 |
597 | #define CS35L41_HW_NG_THLD_MASK 0x0007 |
598 | #define CS35L41_HW_NG_THLD_SHIFT 0 |
599 | |
600 | #define CS35L41_DSP_NG_ENABLE_MASK 0x00010000 |
601 | #define CS35L41_DSP_NG_ENABLE_SHIFT 16 |
602 | #define CS35L41_DSP_NG_THLD_MASK 0x7 |
603 | #define CS35L41_DSP_NG_THLD_SHIFT 0 |
604 | #define CS35L41_DSP_NG_DELAY_MASK 0x0F00 |
605 | #define CS35L41_DSP_NG_DELAY_SHIFT 8 |
606 | |
607 | #define CS35L41_ASP_FMT_MASK 0x0700 |
608 | #define CS35L41_ASP_FMT_SHIFT 8 |
609 | #define CS35L41_ASP_DOUT_HIZ_MASK 0x03 |
610 | #define CS35L41_ASP_DOUT_HIZ_SHIFT 0 |
611 | #define CS35L41_ASP_WIDTH_16 0x10 |
612 | #define CS35L41_ASP_WIDTH_24 0x18 |
613 | #define CS35L41_ASP_WIDTH_32 0x20 |
614 | #define CS35L41_ASP_WIDTH_TX_MASK 0xFF0000 |
615 | #define CS35L41_ASP_WIDTH_TX_SHIFT 16 |
616 | #define CS35L41_ASP_WIDTH_RX_MASK 0xFF000000 |
617 | #define CS35L41_ASP_WIDTH_RX_SHIFT 24 |
618 | #define CS35L41_ASP_RX1_SLOT_MASK 0x3F |
619 | #define CS35L41_ASP_RX1_SLOT_SHIFT 0 |
620 | #define CS35L41_ASP_RX2_SLOT_MASK 0x3F00 |
621 | #define CS35L41_ASP_RX2_SLOT_SHIFT 8 |
622 | #define CS35L41_ASP_RX_WL_MASK 0x3F |
623 | #define CS35L41_ASP_TX_WL_MASK 0x3F |
624 | #define CS35L41_ASP_RX_WL_SHIFT 0 |
625 | #define CS35L41_ASP_TX_WL_SHIFT 0 |
626 | #define CS35L41_ASP_SOURCE_MASK 0x7F |
627 | |
628 | #define CS35L41_INPUT_SRC_ASPRX1 0x08 |
629 | #define CS35L41_INPUT_SRC_ASPRX2 0x09 |
630 | #define CS35L41_INPUT_SRC_VMON 0x18 |
631 | #define CS35L41_INPUT_SRC_IMON 0x19 |
632 | #define CS35L41_INPUT_SRC_CLASSH 0x21 |
633 | #define CS35L41_INPUT_SRC_VPMON 0x28 |
634 | #define CS35L41_INPUT_SRC_VBSTMON 0x29 |
635 | #define CS35L41_INPUT_SRC_TEMPMON 0x3A |
636 | #define CS35L41_INPUT_SRC_RSVD 0x3B |
637 | #define CS35L41_INPUT_DSP_TX1 0x32 |
638 | #define CS35L41_INPUT_DSP_TX2 0x33 |
639 | |
640 | #define CS35L41_WR_PEND_STS_MASK 0x2 |
641 | |
642 | #define CS35L41_PLL_CLK_SEL_MASK 0x07 |
643 | #define CS35L41_PLL_CLK_SEL_SHIFT 0 |
644 | #define CS35L41_PLL_CLK_EN_MASK 0x10 |
645 | #define CS35L41_PLL_CLK_EN_SHIFT 4 |
646 | #define CS35L41_PLL_OPENLOOP_MASK 0x0800 |
647 | #define CS35L41_PLL_OPENLOOP_SHIFT 11 |
648 | #define CS35L41_PLLSRC_SCLK 0 |
649 | #define CS35L41_PLLSRC_LRCLK 1 |
650 | #define CS35L41_PLLSRC_SELF 3 |
651 | #define CS35L41_PLLSRC_PDMCLK 4 |
652 | #define CS35L41_PLLSRC_MCLK 5 |
653 | #define CS35L41_PLLSRC_SWIRE 7 |
654 | #define CS35L41_REFCLK_FREQ_MASK 0x7E0 |
655 | #define CS35L41_REFCLK_FREQ_SHIFT 5 |
656 | |
657 | #define CS35L41_GLOBAL_FS_MASK 0x1F |
658 | #define CS35L41_GLOBAL_FS_SHIFT 0 |
659 | |
660 | #define CS35L41_GLOBAL_EN_MASK 0x01 |
661 | #define CS35L41_GLOBAL_EN_SHIFT 0 |
662 | #define CS35L41_BST_EN_MASK 0x0030 |
663 | #define CS35L41_BST_EN_SHIFT 4 |
664 | #define CS35L41_BST_DIS_FET_OFF 0x00 |
665 | #define CS35L41_BST_EN_DEFAULT 0x2 |
666 | #define CS35L41_AMP_EN_SHIFT 0 |
667 | #define CS35L41_AMP_EN_MASK 1 |
668 | #define CS35L41_VMON_EN_MASK 0x1000 |
669 | #define CS35L41_VMON_EN_SHIFT 12 |
670 | #define CS35L41_IMON_EN_MASK 0x2000 |
671 | #define CS35L41_IMON_EN_SHIFT 13 |
672 | |
673 | #define CS35L41_PDN_DONE_MASK 0x00800000 |
674 | #define CS35L41_PDN_DONE_SHIFT 23 |
675 | #define CS35L41_PUP_DONE_MASK 0x01000000 |
676 | #define CS35L41_PUP_DONE_SHIFT 24 |
677 | |
678 | #define CS35L36_PUP_DONE_IRQ_UNMASK 0x5F |
679 | #define CS35L36_PUP_DONE_IRQ_MASK 0xBF |
680 | #define CS35L41_SYNC_EN_MASK BIT(8) |
681 | |
682 | #define CS35L41_AMP_SHORT_ERR 0x80000000 |
683 | #define CS35L41_BST_SHORT_ERR 0x0100 |
684 | #define CS35L41_TEMP_WARN 0x8000 |
685 | #define CS35L41_TEMP_ERR 0x00020000 |
686 | #define CS35L41_BST_OVP_ERR 0x40 |
687 | #define CS35L41_BST_DCM_UVP_ERR 0x80 |
688 | #define CS35L41_OTP_BOOT_DONE 0x02 |
689 | #define CS35L41_PLL_UNLOCK 0x10 |
690 | #define CS35L41_PLL_LOCK BIT(1) |
691 | #define CS35L41_OTP_BOOT_ERR 0x80000000 |
692 | |
693 | #define CS35L41_AMP_SHORT_ERR_RLS 0x02 |
694 | #define CS35L41_BST_SHORT_ERR_RLS 0x04 |
695 | #define CS35L41_BST_OVP_ERR_RLS 0x08 |
696 | #define CS35L41_BST_UVP_ERR_RLS 0x10 |
697 | #define CS35L41_TEMP_WARN_ERR_RLS 0x20 |
698 | #define CS35L41_TEMP_ERR_RLS 0x40 |
699 | |
700 | #define CS35L41_AMP_SHORT_ERR_RLS_SHIFT 1 |
701 | #define CS35L41_BST_SHORT_ERR_RLS_SHIFT 2 |
702 | #define CS35L41_BST_OVP_ERR_RLS_SHIFT 3 |
703 | #define CS35L41_BST_UVP_ERR_RLS_SHIFT 4 |
704 | #define CS35L41_TEMP_WARN_ERR_RLS_SHIFT 5 |
705 | #define CS35L41_TEMP_ERR_RLS_SHIFT 6 |
706 | |
707 | #define CS35L41_INT1_MASK_DEFAULT 0x7FFCFE3F |
708 | #define CS35L41_INT1_UNMASK_PUP 0xFEFFFFFF |
709 | #define CS35L41_INT1_UNMASK_PDN 0xFF7FFFFF |
710 | #define CS35L41_INT3_PLL_LOCK_SHIFT 1 |
711 | #define CS35L41_INT3_PLL_LOCK_MASK BIT(CS35L41_INT3_PLL_LOCK_SHIFT) |
712 | |
713 | #define CS35L41_GPIO_DIR_MASK 0x80000000 |
714 | #define CS35L41_GPIO_DIR_SHIFT 31 |
715 | #define CS35L41_GPIO1_CTRL_MASK 0x00030000 |
716 | #define CS35L41_GPIO1_CTRL_SHIFT 16 |
717 | #define CS35L41_GPIO2_CTRL_MASK 0x07000000 |
718 | #define CS35L41_GPIO2_CTRL_SHIFT 24 |
719 | #define CS35L41_GPIO_LVL_SHIFT 15 |
720 | #define CS35L41_GPIO_LVL_MASK BIT(CS35L41_GPIO_LVL_SHIFT) |
721 | #define CS35L41_GPIO_POL_MASK 0x1000 |
722 | #define CS35L41_GPIO_POL_SHIFT 12 |
723 | |
724 | #define CS35L41_AMP_INV_PCM_SHIFT 14 |
725 | #define CS35L41_AMP_INV_PCM_MASK BIT(CS35L41_AMP_INV_PCM_SHIFT) |
726 | #define CS35L41_AMP_PCM_VOL_SHIFT 3 |
727 | #define CS35L41_AMP_PCM_VOL_MASK (0x7FF << 3) |
728 | #define CS35L41_AMP_PCM_VOL_MUTE 0x4CF |
729 | |
730 | #define CS35L41_CHIP_ID 0x35a40 |
731 | #define CS35L41R_CHIP_ID 0x35b40 |
732 | #define CS35L41_MTLREVID_MASK 0x0F |
733 | #define CS35L41_REVID_A0 0xA0 |
734 | #define CS35L41_REVID_B0 0xB0 |
735 | #define CS35L41_REVID_B2 0xB2 |
736 | |
737 | #define CS35L41_HALO_CORE_RESET 0x00000200 |
738 | #define CS35L41_SOFTWARE_RESET 0x5A000000 |
739 | |
740 | #define CS35L41_FS1_WINDOW_MASK 0x000007FF |
741 | #define CS35L41_FS2_WINDOW_MASK 0x00FFF800 |
742 | #define CS35L41_FS2_WINDOW_SHIFT 12 |
743 | |
744 | #define CS35L41_SPI_MAX_FREQ 4000000 |
745 | #define CS35L41_REGSTRIDE 4 |
746 | |
747 | enum cs35l41_boost_type { |
748 | CS35L41_INT_BOOST, |
749 | CS35L41_EXT_BOOST, |
750 | CS35L41_SHD_BOOST_ACTV, |
751 | CS35L41_SHD_BOOST_PASS, |
752 | |
753 | // Not present in Binding Documentation, so no system should use this value. |
754 | // This value is only used in CLSA0100 Laptop |
755 | CS35L41_EXT_BOOST_NO_VSPK_SWITCH, |
756 | }; |
757 | |
758 | enum cs35l41_clk_ids { |
759 | CS35L41_CLKID_SCLK = 0, |
760 | CS35L41_CLKID_LRCLK = 1, |
761 | CS35L41_CLKID_MCLK = 4, |
762 | }; |
763 | |
764 | enum cs35l41_gpio1_func { |
765 | CS35L41_GPIO1_HIZ, |
766 | CS35L41_GPIO1_GPIO, |
767 | CS35L41_GPIO1_MDSYNC, |
768 | CS35L41_GPIO1_MCLK, |
769 | CS35L41_GPIO1_PDM_CLK, |
770 | CS35L41_GPIO1_PDM_DATA, |
771 | }; |
772 | |
773 | enum cs35l41_gpio2_func { |
774 | CS35L41_GPIO2_HIZ, |
775 | CS35L41_GPIO2_GPIO, |
776 | CS35L41_GPIO2_INT_OPEN_DRAIN, |
777 | CS35L41_GPIO2_MCLK, |
778 | CS35L41_GPIO2_INT_PUSH_PULL_LOW, |
779 | CS35L41_GPIO2_INT_PUSH_PULL_HIGH, |
780 | CS35L41_GPIO2_PDM_CLK, |
781 | CS35L41_GPIO2_PDM_DATA, |
782 | }; |
783 | |
784 | struct cs35l41_gpio_cfg { |
785 | bool valid; |
786 | bool pol_inv; |
787 | bool out_en; |
788 | unsigned int func; |
789 | }; |
790 | |
791 | struct cs35l41_hw_cfg { |
792 | bool valid; |
793 | int bst_ind; |
794 | int bst_ipk; |
795 | int bst_cap; |
796 | int dout_hiz; |
797 | struct cs35l41_gpio_cfg gpio1; |
798 | struct cs35l41_gpio_cfg gpio2; |
799 | unsigned int spk_pos; |
800 | |
801 | enum cs35l41_boost_type bst_type; |
802 | }; |
803 | |
804 | struct cs35l41_otp_packed_element_t { |
805 | u32 reg; |
806 | u8 shift; |
807 | u8 size; |
808 | }; |
809 | |
810 | struct cs35l41_otp_map_element_t { |
811 | u32 id; |
812 | u32 num_elements; |
813 | const struct cs35l41_otp_packed_element_t *map; |
814 | u32 bit_offset; |
815 | u32 word_offset; |
816 | }; |
817 | |
818 | enum cs35l41_cspl_mbox_status { |
819 | CSPL_MBOX_STS_ERROR = U32_MAX, |
820 | CSPL_MBOX_STS_ERROR2 = 0x00ffffff, // firmware not always sign-extending 24-bit value |
821 | CSPL_MBOX_STS_RUNNING = 0, |
822 | CSPL_MBOX_STS_PAUSED = 1, |
823 | CSPL_MBOX_STS_RDY_FOR_REINIT = 2, |
824 | }; |
825 | |
826 | enum cs35l41_cspl_mbox_cmd { |
827 | CSPL_MBOX_CMD_NONE = 0, |
828 | CSPL_MBOX_CMD_PAUSE = 1, |
829 | CSPL_MBOX_CMD_RESUME = 2, |
830 | CSPL_MBOX_CMD_REINIT = 3, |
831 | CSPL_MBOX_CMD_STOP_PRE_REINIT = 4, |
832 | CSPL_MBOX_CMD_HIBERNATE = 5, |
833 | CSPL_MBOX_CMD_OUT_OF_HIBERNATE = 6, |
834 | CSPL_MBOX_CMD_SPK_OUT_ENABLE = 7, |
835 | CSPL_MBOX_CMD_UNKNOWN_CMD = -1, |
836 | CSPL_MBOX_CMD_INVALID_SEQUENCE = -2, |
837 | }; |
838 | |
839 | /* |
840 | * IRQs |
841 | */ |
842 | #define CS35L41_IRQ(_irq, _name, _hand) \ |
843 | { \ |
844 | .irq = CS35L41_ ## _irq ## _IRQ,\ |
845 | .name = _name, \ |
846 | .handler = _hand, \ |
847 | } |
848 | |
849 | struct cs35l41_irq { |
850 | int irq; |
851 | const char *name; |
852 | irqreturn_t (*handler)(int irq, void *data); |
853 | }; |
854 | |
855 | #define CS35L41_REG_IRQ(_reg, _irq) \ |
856 | [CS35L41_ ## _irq ## _IRQ] = { \ |
857 | .reg_offset = (CS35L41_ ## _reg) - CS35L41_IRQ1_STATUS1,\ |
858 | .mask = CS35L41_ ## _irq ## _MASK \ |
859 | } |
860 | |
861 | /* (0x0000E010) CS35L41_IRQ1_STATUS1 */ |
862 | #define CS35L41_BST_OVP_ERR_SHIFT 6 |
863 | #define CS35L41_BST_OVP_ERR_MASK BIT(CS35L41_BST_OVP_ERR_SHIFT) |
864 | #define CS35L41_BST_DCM_UVP_ERR_SHIFT 7 |
865 | #define CS35L41_BST_DCM_UVP_ERR_MASK BIT(CS35L41_BST_DCM_UVP_ERR_SHIFT) |
866 | #define CS35L41_BST_SHORT_ERR_SHIFT 8 |
867 | #define CS35L41_BST_SHORT_ERR_MASK BIT(CS35L41_BST_SHORT_ERR_SHIFT) |
868 | #define CS35L41_TEMP_WARN_SHIFT 15 |
869 | #define CS35L41_TEMP_WARN_MASK BIT(CS35L41_TEMP_WARN_SHIFT) |
870 | #define CS35L41_TEMP_ERR_SHIFT 17 |
871 | #define CS35L41_TEMP_ERR_MASK BIT(CS35L41_TEMP_ERR_SHIFT) |
872 | #define CS35L41_AMP_SHORT_ERR_SHIFT 31 |
873 | #define CS35L41_AMP_SHORT_ERR_MASK BIT(CS35L41_AMP_SHORT_ERR_SHIFT) |
874 | |
875 | enum cs35l41_irq_list { |
876 | CS35L41_BST_OVP_ERR_IRQ, |
877 | CS35L41_BST_DCM_UVP_ERR_IRQ, |
878 | CS35L41_BST_SHORT_ERR_IRQ, |
879 | CS35L41_TEMP_WARN_IRQ, |
880 | CS35L41_TEMP_ERR_IRQ, |
881 | CS35L41_AMP_SHORT_ERR_IRQ, |
882 | |
883 | CS35L41_NUM_IRQ |
884 | }; |
885 | |
886 | extern struct regmap_config cs35l41_regmap_i2c; |
887 | extern struct regmap_config cs35l41_regmap_spi; |
888 | |
889 | int cs35l41_test_key_unlock(struct device *dev, struct regmap *regmap); |
890 | int cs35l41_test_key_lock(struct device *dev, struct regmap *regmap); |
891 | int cs35l41_otp_unpack(struct device *dev, struct regmap *regmap); |
892 | int cs35l41_register_errata_patch(struct device *dev, struct regmap *reg, unsigned int reg_revid); |
893 | int cs35l41_set_channels(struct device *dev, struct regmap *reg, |
894 | unsigned int tx_num, unsigned int *tx_slot, |
895 | unsigned int rx_num, unsigned int *rx_slot); |
896 | int cs35l41_gpio_config(struct regmap *regmap, struct cs35l41_hw_cfg *hw_cfg); |
897 | void cs35l41_configure_cs_dsp(struct device *dev, struct regmap *reg, struct cs_dsp *dsp); |
898 | int cs35l41_set_cspl_mbox_cmd(struct device *dev, struct regmap *regmap, |
899 | enum cs35l41_cspl_mbox_cmd cmd); |
900 | int cs35l41_write_fs_errata(struct device *dev, struct regmap *regmap); |
901 | int cs35l41_enter_hibernate(struct device *dev, struct regmap *regmap, |
902 | enum cs35l41_boost_type b_type); |
903 | int cs35l41_exit_hibernate(struct device *dev, struct regmap *regmap); |
904 | int cs35l41_init_boost(struct device *dev, struct regmap *regmap, |
905 | struct cs35l41_hw_cfg *hw_cfg); |
906 | bool cs35l41_safe_reset(struct regmap *regmap, enum cs35l41_boost_type b_type); |
907 | int cs35l41_mdsync_up(struct regmap *regmap); |
908 | int cs35l41_global_enable(struct device *dev, struct regmap *regmap, enum cs35l41_boost_type b_type, |
909 | int enable, struct cs_dsp *dsp); |
910 | |
911 | #endif /* __CS35L41_H */ |
912 |
Warning: This file is not a C or C++ file. It does not have highlighting.